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基于CPLD的高速存储设计 被引量:1

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摘要 以CPLD为逻辑控制核心,给出了基于SRAM的高速存储电路的设计方案,介绍了两块同样的SRAM存储器IC61LV2568-8T的乒乓操作方法,同时给出了系统的硬件连接及软件层次结构,并采用Verilog HDL语言结合testbench对设计进行了验证。
作者 樊磊 吕高登
出处 《电子元器件应用》 2009年第11期74-75,77,共3页 Electronic Component & Device Applications
  • 相关文献

参考文献1

  • 1夏宇闻..VERILOG数字系统设计教程[M],2003.

同被引文献5

引证文献1

二级引证文献2

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