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一种基于CPLD的简易定时器的设计

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摘要 文章介绍一种以CPLD为主控芯片的简易定时器,可以实现00:00~23:59之间任意时间的定时。该定时器的设计以VHDL为开发工具,以MAX+PLUSⅡ为软件平台,采用模块化设计。文中给出了部分模块的VHDL源程序及仿真图。
作者 高玉玲
出处 《中国现代教育装备》 2009年第12期49-50,共2页 China Modern Educational Equipment
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