摘要
设计并实现了一种基于加减交替法的除法电路,着重介绍除法器的工作原理,给出了除法器的电路结构。仿真和实验结果均表明,该除法器运算快速、准确。FPGA时序分析表明,除法器的工作频率可到85.16MHz。该电路设计简洁、高效,可应用于嵌入式系统或工业控制中。
Design and implementation an add-subtraction alternate algorithm division circuit, introduce the principle of division, presents the division circuit construction. The simulation and experiment results show that the algorithm is accurate and fast.FPGA time analyze shows that the speed of divider could be 85.16MHz. The circuits are simplify and efficient can be used in embedded or industrial automation applications.
出处
《微计算机信息》
北大核心
2008年第26期141-143,共3页
Control & Automation
基金
自治区重点实验室培育--信息与通信技术重点实验室建设
颁发部门:广西壮族自治区科学技术厅.2006.5.(桂科能0630006-5G)
关键词
FPGA
除法器
移位寄存器
加减交替法
FPGA
Division
Shift Register
add-subtraction alternate algorithm
