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循环冗余校验码并行算法的FPGA实现
被引量：
2
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摘要
通过对CRC(循环冗余校验)码本身特点的观察与分析,推导出并行算法的逻辑关系,并利用VHDL语言设计一个CRC(24,8)码编码器,在QuartusⅡ平台下给出了该编码器的仿真结果,仿真结果表明与串行算法相比并行算法提高了校验速率。
作者
梁少洁
常天海
机构地区
华南理工大学电子与信息学院
出处
《广东通信技术》
2008年第2期57-59,63,共4页
Guangdong Communication Technology
关键词
CRC
并行
VHDL
分类号
TP301 [自动化与计算机技术—计算机系统结构]
TN791 [自动化与计算机技术—计算机科学与技术]
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