摘要
提出了一种符合IEEE Std 1596.3-1996标准,适用于芯片间高速数据传输的低电压差分信号（LVDS）接收电路;有效地解决了传统电路结构在电源电压降至3.3 V或更低以后不能稳定工作在标准规定的整个输入共模电平范围内的问题,电路能在符合标准的0.05-2.35 V输入共模电平范围内稳定工作,传输速率可达1.6 Gb/s,平均功耗1.18 mW。设计基于HJTC（和舰科技）Logic 0.18μm 1.8 V/3.3 V CMOS工艺,使用3.3 V厚栅MOS管和1.8 V薄栅MOS管。
A high-performance LVDS receiver was presented, which was fully compatible with IEEE Std 1596.3- 1996E13. The receiver effectively overcome the problem of low power operation and supports wide input commonmode range from 0. 05 V to 2.35 V as specified by the standard. Based on HJTC＇s 0. 18 μm 1.8 V/3. 3 V logic CMOS process using both thick （3.3 V） and thin （1.8 V） gate oxide transistors, the circuit achieved a transmission rate up to 1.6 Gb/s, with an average power consumption of 1.18 mW.
出处
《微电子学》
CAS
CSCD
北大核心
2007年第6期899-902,共4页
Microelectronics
基金
国家高技术研究发展(863)计划资助项目(2006AA01A102)
关键词
低电压差分信号
接收电路
差分信号
Low-voltage differential signaling （LVDS）
Receiver
Differential signal
