摘要
通过对微加速度计时钟电路的研究,并和传统RC振荡器进行比较,提出了一种用于微加速度计的低频率抖动(Low-Jitter)的电荷泵锁相环电路.该电路包括无死区的鉴频鉴相器(PFD)、低通滤波器(LPF)、电荷泵(CP)、压控振荡器(VCO)及分频器组成.仿真验证,电荷泵锁相环电路使微加速度计系统时钟的频率抖动从0.5 kHz改善为0.1 kHz以下,从而提高了微加速度计的噪声性能和灵敏度.
By systematically analyzing Clock Circuit of Micro-Accelerometer, we propose a Low-Jitter CPPLL （Charge Pump Phase-Locked Loop）. The proposed CPPLL is made up of＇ a no dead zone phase frequency detector（PFD 5, a loop filter（LPF）, a charge pump（CP）, a voltage-controlled oscillator（VCO） and dividers. Based on the Low-Jitter CPPLL, we can optimize the Jitter from 0. 5 kHz to 0. 1 kHz and improve noise performance of Micro-Accelerometer.
出处
《哈尔滨工业大学学报》
EI
CAS
CSCD
北大核心
2007年第5期835-837,共3页
Journal of Harbin Institute of Technology
