并行CRC-32校验码生成算法研究及其实现被引量：7

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摘要在分析串行结构CRC生成算法的基础上,提出了一种高效的8bit并行CRC-32校验码生成算法。利用该算法在特定FPGA芯片上实现了任意字节的CRC-32校验码的生成模块,该模块仅占用93个逻辑单元,最高数据吞吐量可达2400Mbps。

作者郭熙业苏绍璟王跃科

机构地区国防科学技术大学机电工程与自动化学院仪器系

出处《电子技术应用》北大核心 2007年第5期121-123,共3页 Application of Electronic Technique

关键词并行 CRC-32 状态转移矩阵

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电子技术应用

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