期刊文献+

Viterbi译码器ACS模块的串并结合IC设计

下载PDF
导出
摘要 本文介绍了一种新颖的针对Viterbi译码器ACS模块(加比选模块)的集成电路设计方法:串并结合的实现方法。这种设计方法的优点在于一方面可以克服全串行设计造成的时延过大问题,另一方面可以实现较之全并行设计的芯片面积优化。这种串并结合的设计方法在数字通信领域将会有很大的使用价值。
作者 杨凯 陈咏恩
出处 《集成电路应用》 2005年第6期38-40,共3页 Application of IC
  • 相关文献

参考文献5

  • 1Hsiang-ling Li and Chaitali Chakrabarti. A New Architecture for the Viterbi Decoder for Code Rate k/n. IEEE Tran.Commun, vol.44, no.2, Feb.1996. 被引量:1
  • 2Ming-Bo Lin. New Path History Management Circuits for Viterbi Decoders. IEEE Tran.Commun, vol.48, no.10,Oct.2000. 被引量:1
  • 3I. Kang A.N. Willson, Jr, "A low-power state-sequential Viterbi decoder for CDMA digital cellular applications," Conference-Paper, ISCAS 96 (Cat No.96CH35876). IEEE, New York NY, USA; 4 vol.(xlviii+692+801+612+845)pp. p.272-275 vol.4 1996. 被引量:1
  • 4S.Linand D J.Costello.差错控制编码基础和应用.人民邮电出版社,1981. 被引量:1
  • 5VK布哈加瓦.数字卫星通信.电子工业出版社,1987. 被引量:1

相关作者

内容加载中请稍等...

相关机构

内容加载中请稍等...

相关主题

内容加载中请稍等...

浏览历史

内容加载中请稍等...
;
使用帮助 返回顶部