摘要
本文从抑制时序电路中的冗余状态、时钟信号冗余跳变产生的额外功耗出发,提出了一种低功耗十进制计数器的新设计。用PSPICE程序模拟证实了这种十进制计数器具有正确的逻辑功能,并且节省功耗明显。
In order to reduce the power dissipation correlative with redundant states in sequential circuits and the redundant leap of the lock, low power design of decimal counter is proposed in this paper. Pspice simulation shows the design has correct logic function and low power dissipation.
出处
《科技通报》
2005年第2期210-213,217,共5页
Bulletin of Science and Technology
基金
国家自然科学基金资助项目(60273093)南京大学近代声学围家重点实验室资助项目(0107)
关键词
功耗
冗余抑制
十进制计数器
power
redundancy-restraining
decimal counter
