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片上系统验证研究 被引量:5
1
作者 胡浩洲 孙玲玲 《微电子学》 CAS CSCD 北大核心 2003年第5期407-410,共4页
 在数字IC设计中,通常情况下,一般功能芯片验证只涉及到单方面的验证,比如功能仿真、静态时序分析(STA)等。片上系统(SOC)的验证,则是结合了各种验证,而且需要不同于一般功能芯片验证的验证方法,比如软硬件协同验证、FPGA验证、基于IP...  在数字IC设计中,通常情况下,一般功能芯片验证只涉及到单方面的验证,比如功能仿真、静态时序分析(STA)等。片上系统(SOC)的验证,则是结合了各种验证,而且需要不同于一般功能芯片验证的验证方法,比如软硬件协同验证、FPGA验证、基于IP的验证,等等。文章对这三种验证方法进行了详细的论述。 展开更多
关键词 片上系统 SOC 协同验证 数字IC设计 FPGA验证 集成电路
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一种基于局域网的小型电话交换系统的设计 被引量:1
2
作者 谢满德 《杭州电子工业学院学报》 2002年第1期40-43,共4页
本文分析了传统办公室电话和基于局域网的小型电话交换系统工作的基本原理,并阐述了与传统办公室电话系统相比,基于局域网的小型电话交换系统所具有的独特优点。最后在上述基础上,本文详细讨论了一种基于局域网的小型电话交换系统的... 本文分析了传统办公室电话和基于局域网的小型电话交换系统工作的基本原理,并阐述了与传统办公室电话系统相比,基于局域网的小型电话交换系统所具有的独特优点。最后在上述基础上,本文详细讨论了一种基于局域网的小型电话交换系统的设计和实现全过程。 展开更多
关键词 计算机电话集成 局域网 电话交换系统
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CMOS单元版图生成算法综述 被引量:1
3
作者 马琪 罗小华 严晓浪 《微电子学》 CAS CSCD 北大核心 2001年第3期204-208,215,共6页
基于库单元的 ASIC设计方法对单元版图自动生成工具提出了很高的要求。CMOS单元版图生成可分成 MOS管布局、单元内布线和版图压缩三步。文章从不同的单元版图布图样式出发 ,综述布局、布线及压缩算法的发展现状 ,具体介绍几个单元版图... 基于库单元的 ASIC设计方法对单元版图自动生成工具提出了很高的要求。CMOS单元版图生成可分成 MOS管布局、单元内布线和版图压缩三步。文章从不同的单元版图布图样式出发 ,综述布局、布线及压缩算法的发展现状 ,具体介绍几个单元版图生成系统 。 展开更多
关键词 CMOS 单元版图生成算法 专用集成电路
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MARS:A General Multilayer Area Router 被引量:1
4
作者 马琪 严晓浪 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2001年第4期516-519,共4页
Based on a ripped-up and rerouted methodology,a multilayer area detailed router is presented by using simulated evolution technique.A modified maze algorithm is also performed for the single net.
关键词 multilayer area detailed router simulated evolution modified maze algorithm
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一种有效的VLSI平面时钟布线算法 被引量:1
5
作者 李海军 严晓浪 马琪 《电路与系统学报》 CSCD 2003年第4期63-67,共5页
本文提出了一种有效的VLSI平面时钟布线算法,通过自顶向下的对时钟汇点交替的进行水平和垂直划分,然后自底向上的沿着切割线方向对两棵子树进行合并来构造一棵平面时钟树,在构造时钟树的同时完成线网的连接。最后采用启发式的障碍避免... 本文提出了一种有效的VLSI平面时钟布线算法,通过自顶向下的对时钟汇点交替的进行水平和垂直划分,然后自底向上的沿着切割线方向对两棵子树进行合并来构造一棵平面时钟树,在构造时钟树的同时完成线网的连接。最后采用启发式的障碍避免算法使线网绕开障碍物。 展开更多
关键词 时钟布线 时钟树 拓扑生成 实体嵌入
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VLSI版图综合中的P/G网实体优化布线 被引量:1
6
作者 冯之雁 戚肖宁 严晓浪 《微电子学与计算机》 CSCD 北大核心 1994年第4期1-4,51,共5页
本文提出了一种在通道内将P/G网与信号网的实体布线一体化考虑的优化布线策略,目的是在保证100%布通的前提下,完成P/G网的平面化实体嵌入和信号网的实体布线,并使P/G走线对信号网走线的影响尽可能小。算法以提高布线区... 本文提出了一种在通道内将P/G网与信号网的实体布线一体化考虑的优化布线策略,目的是在保证100%布通的前提下,完成P/G网的平面化实体嵌入和信号网的实体布线,并使P/G走线对信号网走线的影响尽可能小。算法以提高布线区利用率、减小通道高度和减少通孔数为目标,实现总体性能的优化。系统实现的结果表明,本文算法所采用的策略是可行的、有效的。 展开更多
关键词 VLSI 集成电路 P/G网 布线 版图
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用于快速P/G网分析的Cholesky分解法图模型
7
作者 竺红卫 马琪 +1 位作者 李春强 严晓浪 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2004年第8期1080-1084,共5页
通过对Cholesky分解法求解线性方程组的分析 ,建立Cholesky分解法三角化对称正定阵的图模型 ,并基于该模型及Mesh结构P/G网络的自身特点 ,提出一个P/G网快速分析算法 实验证明 。
关键词 P/G网分析 Cholesky分解法 MESH结构 对称正定阵
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基于BSG的时延驱动布局
8
作者 李翠超 严晓浪 +1 位作者 李芝燕 马琪 《电路与系统学报》 CSCD 2000年第1期91-94,共4页
本文采用BSG (bounded slicing grid) 结构对时延驱动 (timing driven) 或称为性能驱动 (performance driven)布局问题进行了研究和实现,此算法是一种Non-slicing的面向路径的时延优化BBL (Building Block Layout),算法思路简洁,易... 本文采用BSG (bounded slicing grid) 结构对时延驱动 (timing driven) 或称为性能驱动 (performance driven)布局问题进行了研究和实现,此算法是一种Non-slicing的面向路径的时延优化BBL (Building Block Layout),算法思路简洁,易于实现,实验效果令人满意。 展开更多
关键词 时延驱动布局 BBL布局 集成电路
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基于BSG模型的BBL布局
9
作者 李翠超 严晓浪 于志伟 《微电子学》 CAS CSCD 北大核心 2000年第2期79-82,共4页
布局是 VLSI物理设计的关键步骤之一。对于一般的 BBL布局 ,一个基本问题是如何对布局问题的解进行有效的表示 ,文献 [1 ]提出了 BSG模型并对 non- slicing结构的 BBL布局进行了成功的表示。文章对 BSG模型进行了研究和实现 ,并在用模... 布局是 VLSI物理设计的关键步骤之一。对于一般的 BBL布局 ,一个基本问题是如何对布局问题的解进行有效的表示 ,文献 [1 ]提出了 BSG模型并对 non- slicing结构的 BBL布局进行了成功的表示。文章对 BSG模型进行了研究和实现 ,并在用模拟退火算法实现过程中进行了搜索策略的改进 。 展开更多
关键词 BSG VSLI BBL布局 集成电路
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PLA测试产生方法概论
10
作者 董云耀 《计算机技术与发展》 1992年第2期1-8,共8页
PLA以其独特的优势和规整的结构越来越广泛地应用于复杂的VLSI系统的设计中,其测试问题由于它的难度和特殊性颇受普遍重视。十多年来,许多研究人员专注于PLA测试方法的研究,提出了不少解决的办法。本文试图在讨论PLA的故障类型及其故障... PLA以其独特的优势和规整的结构越来越广泛地应用于复杂的VLSI系统的设计中,其测试问题由于它的难度和特殊性颇受普遍重视。十多年来,许多研究人员专注于PLA测试方法的研究,提出了不少解决的办法。本文试图在讨论PLA的故障类型及其故障模型和检测关系的基础上,归纳总结并分析现有PLA故障测试生成的几类主要方法。 展开更多
关键词 可编程逻辑阵列(PLA) 故障诊断 测试生成 计算机辅助测试(CAT)
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一个基于模拟进化的VLSI多层区域布线算法
11
作者 马琪 《杭州电子工业学院学报》 2002年第3期6-10,共5页
提出了一个VLSI版图设计的多层区域详细布线算法。算法采用有网格顺序布线技术 ,先按线网权重从大到小的次序对线网逐个布线 ,若剩有不能布通的线网则采用拆线 -重布线 ,所有线网都布通后再利用拆线 -重布线策略对布线进行优化 ,拆线 -... 提出了一个VLSI版图设计的多层区域详细布线算法。算法采用有网格顺序布线技术 ,先按线网权重从大到小的次序对线网逐个布线 ,若剩有不能布通的线网则采用拆线 -重布线 ,所有线网都布通后再利用拆线 -重布线策略对布线进行优化 ,拆线 -重布线的线网选择原则基于模拟进化技术 ,对单个线网使用改进型多层迷宫算法进行布线。算法可进行严格分层模式和非严格分层模式的布线 ,布线同时能进行通孔优化 ,能优先考虑关键线网的布线 ,并采取了减少串扰的措施。实验证明该算法能得到较好的布线结果。 展开更多
关键词 VLSI 算法 多层区域详细布线 模拟进化 多层迷宫布线算法 串扰
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PLAUD-Ⅱ:一个全自动MOS PLA的设计系统
12
作者 严晓浪 朱彭遐 +2 位作者 胡建萍 董云耀 董晨皓 《计算机辅助设计与图形学学报》 EI CSCD 1991年第2期18-26,共9页
可编程逻辑阵列(PLA)的自动设计是80年代以来迅速发展起来的,用以优化设计大规模数字系统的设计技术。PLAUD-Ⅱ是我国第二级IC-CAD系统的PLA自动设计子系统,它在国内首次实现了MOSPLA从逻辑输入到版图生成的自动设计。该系统的研制完成... 可编程逻辑阵列(PLA)的自动设计是80年代以来迅速发展起来的,用以优化设计大规模数字系统的设计技术。PLAUD-Ⅱ是我国第二级IC-CAD系统的PLA自动设计子系统,它在国内首次实现了MOSPLA从逻辑输入到版图生成的自动设计。该系统的研制完成为大规模数字系统的控制逻辑部件的设计自动化打下了良好的基础。 展开更多
关键词 数字系统 逻辑输入 可编程逻辑阵列 逻辑部件 测试生成 MOS PLA PLAUD 方体 单元库 固定型故障
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LSI/VLSI任意元胞模式的自动布局算法
13
作者 邹永刚 严晓浪 《微电子学与计算机》 CSCD 北大核心 1990年第9期39-42,共4页
本文提出一种新的层次式结群布局算法.通过引入模糊连接图模型和巧妙构造无形式约束的目标函数,用快速算法可得连线总长最优化的单元拓扑分布;提出一种高效的可布局性预分析方法,深入剖析了五个单元以内的布局组合方式;进行单元的层次... 本文提出一种新的层次式结群布局算法.通过引入模糊连接图模型和巧妙构造无形式约束的目标函数,用快速算法可得连线总长最优化的单元拓扑分布;提出一种高效的可布局性预分析方法,深入剖析了五个单元以内的布局组合方式;进行单元的层次式动态结群和布局优化,实现了芯片面积和连线总长优化,且布局结构规整、布线方便.本算法时间复杂度随单元数呈权线性增长. 展开更多
关键词 LSI/VLSI 元胞模式 自动布局 算法
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PLA测试产生方法概论
14
作者 董云耀 《计算机工程与应用》 CSCD 北大核心 1992年第5期17-24,F004,共9页
PLA以其独特的优势和规整的结构,越来越广泛地应用于复杂的VLSI系统的设计中,它的测试问题由于其难度和特殊性受到普遍的重视。十多年来,许多研究人员专注于PLA测试方法的研究,提出了不少解决问题的办法。本文试图在讨论PLA的故障类型... PLA以其独特的优势和规整的结构,越来越广泛地应用于复杂的VLSI系统的设计中,它的测试问题由于其难度和特殊性受到普遍的重视。十多年来,许多研究人员专注于PLA测试方法的研究,提出了不少解决问题的办法。本文试图在讨论PLA的故障类型及其故障模型和检测关系的基础上,归纳总结并分析现有的PLA故障测试生成的几类主要方法,以飨读者,切磋商讨。 展开更多
关键词 逻辑阵列 PLA 测试
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