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FPGA Implementation of Wave Pipelining CORDIC Algorithms 被引量:1
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作者 崔嵬 《Journal of Beijing Institute of Technology》 EI CAS 2008年第1期76-80,共5页
The implementation of the coordinate rotational digital computer (CORDIC) algorithm with wave pipelining technique on field programmable gate array (FPGA) is described. All data in FPGA-based wave pipelining pass ... The implementation of the coordinate rotational digital computer (CORDIC) algorithm with wave pipelining technique on field programmable gate array (FPGA) is described. All data in FPGA-based wave pipelining pass through a number of logic gates, in the same way that all data pass through the same number of registers in a conventional pipeline. Moreover, all paths are routed using identical routing resources. The manual placement, timing driven routing and timing analyzing techniques are applied to optimize the layout for achieving good path balance. Experimental results show that a 256-LUT logic depth circuit mapped on XC4VLX15-12 runs as high as 330 MHz, whichis a little lower than the speed of 336 MHz based on the conventional 16-stage pipelining in the same chip. The latency of the wave pipelining circuit is 30.3 ns, which is 36.4% shorter than the latency of 16-stage conventional pipelining circuit. 展开更多
关键词 wave pipelining coordinate rotational digital computer(CORDIC) algorithm pipeline latency path balance performance comparison
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环路流水线数字系统的最大速率 被引量:1
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作者 陈书明 陈福接 《电子学报》 EI CAS CSCD 北大核心 1994年第2期61-69,共9页
如何计算流水线系统的最大速率,这是文献[1~3]的著名结论。本文在建立一般模型的基础上,分析说明了在环路流水线中由于相移关系要受到约束,速率上限事实上要比先前的结论悲观,本文就边沿触发器和门闩为站寄存器的不同情况,证... 如何计算流水线系统的最大速率,这是文献[1~3]的著名结论。本文在建立一般模型的基础上,分析说明了在环路流水线中由于相移关系要受到约束,速率上限事实上要比先前的结论悲观,本文就边沿触发器和门闩为站寄存器的不同情况,证明了环路流水时最小周期的确定,等价于对一线性规划问题的求解。通过运行程序PIPE—LP,本文给出了若干系统的求解。 展开更多
关键词 环路流水线 时钟周期 数字系统
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基于WDDL和行波流水技术的抗功耗攻击高性能分组密码协处理器设计与实现
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作者 童元满 王志英 +2 位作者 戴葵 陆洪毅 石伟 《计算机学报》 EI CSCD 北大核心 2008年第5期827-834,共8页
该文结合WDDL逻辑和行波流水技术,给出了分组密码协处理器的设计方法和设计流程.该设计流程实现简单,最大限度地利用了现有的成熟EDA工具.这种协处理器不仅能有效抗功耗攻击,而且具有运算性能高和功耗低的优势.文中以DES算法为例,给出... 该文结合WDDL逻辑和行波流水技术,给出了分组密码协处理器的设计方法和设计流程.该设计流程实现简单,最大限度地利用了现有的成熟EDA工具.这种协处理器不仅能有效抗功耗攻击,而且具有运算性能高和功耗低的优势.文中以DES算法为例,给出了基于WDDL和行波流水技术的协处理器.实验结果表明,文中给出的分组密码协处理器设计方法以一定的芯片面积为代价获得了抗功耗攻击的能力,具有高运算性能和低功耗的优势. 展开更多
关键词 功耗攻击 WDDL 行波流水 分组密码算法 协处理器 高性能 设计流程
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