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一种高电源电压抑制比的带隙基准电压源设计
被引量：
8
1
作者
刘小妮
刘斌
+1 位作者
张志浩
章国豪
《固体电子学研究与进展》
CAS
北大核心
2021年第3期217-222,共6页
基于带隙基准原理,在自偏置共源共栅结构的基础上对传统带隙基准电路进行改进,通过在带隙核心电路中加入对应的NMOS管和PMOS管,构成一个三层叠共源共栅结构,显著提高了带隙基准源的电源电压抑制比。电路采用0.2μm的SOI工艺实现,实验室...
基于带隙基准原理,在自偏置共源共栅结构的基础上对传统带隙基准电路进行改进,通过在带隙核心电路中加入对应的NMOS管和PMOS管,构成一个三层叠共源共栅结构,显著提高了带隙基准源的电源电压抑制比。电路采用0.2μm的SOI工艺实现,实验室测试结果表明,该带隙基准电压源电路正常工作时输出基准电压为1.188 V,温度系数为5.4×10^(-6)/℃,启动时间约为2.2μs。
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关键词
带隙基准
自偏置
三层叠共源共栅结构
电源电压抑制比
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职称材料
题名
一种高电源电压抑制比的带隙基准电压源设计
被引量：
8
1
作者
刘小妮
刘斌
张志浩
章国豪
机构
广东工业大学信息工程学院
广州穗源微电子科技有限公司
河源广工大协同创新研究院
出处
《固体电子学研究与进展》
CAS
北大核心
2021年第3期217-222,共6页
基金
广东省重点领域研发计划资助项目(2018B010115001)
国家自然科学基金资助项目(61974035)
广东省“珠江人才计划”本土创新科研团队资助项目(2017BT01X168)。
文摘
基于带隙基准原理,在自偏置共源共栅结构的基础上对传统带隙基准电路进行改进,通过在带隙核心电路中加入对应的NMOS管和PMOS管,构成一个三层叠共源共栅结构,显著提高了带隙基准源的电源电压抑制比。电路采用0.2μm的SOI工艺实现,实验室测试结果表明,该带隙基准电压源电路正常工作时输出基准电压为1.188 V,温度系数为5.4×10^(-6)/℃,启动时间约为2.2μs。
关键词
带隙基准
自偏置
三层叠共源共栅结构
电源电压抑制比
Keywords
bandgap
reference
self-bias
three
-
stack
cascode
structure
power
supply
rejection
ratio
分类号
TN432 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
一种高电源电压抑制比的带隙基准电压源设计
刘小妮
刘斌
张志浩
章国豪
《固体电子学研究与进展》
CAS
北大核心
2021
8
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