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基于CPLD的数字光端机的设计与实现 被引量:11
1
作者 生安财 孟克 《应用科技》 CAS 2007年第11期43-45,共3页
随着现代安防技术的发展,大范围远程监控的应用越来越多,而远程监控中如何传输成为其主要问题.文中介绍了一种用于光纤传输的,基于CPLD(复杂可编程逻辑器件)的视频、音频等数据的远程传输设备的设计和实现.实验证明,该设计能够较好地完... 随着现代安防技术的发展,大范围远程监控的应用越来越多,而远程监控中如何传输成为其主要问题.文中介绍了一种用于光纤传输的,基于CPLD(复杂可编程逻辑器件)的视频、音频等数据的远程传输设备的设计和实现.实验证明,该设计能够较好地完成远程传输任务,其监控图像清晰、数据准确,可以广泛应用于安防行业. 展开更多
关键词 CPLD 数字光端机 并串转换 串并转换
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1.25 Gbps并串转换CMOS集成电路 被引量:5
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作者 赵文虎 王志功 +1 位作者 吴微 朱恩 《固体电子学研究与进展》 CAS CSCD 北大核心 2003年第1期73-78,共6页
分析了由超高速易重用单元构造的树型和串行组合结构 ,实现了在输入半速率时钟条件下 1 0路到1路吉比特率并串转换。通过理论推导着重讨论了器件延时和时钟畸变对并串转换的影响 ,指出了解决途径。芯片基于 0 .3 5μm CMOS工艺 ,采用全... 分析了由超高速易重用单元构造的树型和串行组合结构 ,实现了在输入半速率时钟条件下 1 0路到1路吉比特率并串转换。通过理论推导着重讨论了器件延时和时钟畸变对并串转换的影响 ,指出了解决途径。芯片基于 0 .3 5μm CMOS工艺 ,采用全定制设计 ,芯片面积为 2 4.1 9mm2 。串行数据输出的最高工作速率达到 1 .62 Gbps,可满足不同吉比特率通信系统的要求。在 1 .2 5 Gbps标准速率 ,工作电压 3 .3 V,负载为 5 0 Ω的条件下 ,功耗为 1 74.84m W,输出电压峰 -峰值可达到 2 .42 V,占空比为 49% ,抖动为 3 5 ps rms。测试结果和模拟结果一致 ,表明所设计的电路结构在性能、速度、功耗和面积优化方面的先进性。文中设计的芯片具有广泛应用和产业化前景。 展开更多
关键词 CMOS 吉比特以太网 并串转换 互补金属氧化物半导体工艺 集成电路
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一种高速串行数据接收芯片的设计 被引量:7
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作者 唱娟 王松林 来新泉 《微电子学与计算机》 CSCD 北大核心 2006年第1期184-187,共4页
文章设计了一种用于光纤通信的高速串行数据接收芯片。本芯片采用0.6ΜMBICMOS工艺实现,最高工作频率为400MHZ,主要由时钟数据恢复、串并转换、10B/8B解码等电路构成。在设计中,采用了双PLL环路、全差分拓扑结构、负阻放大电路与运放级... 文章设计了一种用于光纤通信的高速串行数据接收芯片。本芯片采用0.6ΜMBICMOS工艺实现,最高工作频率为400MHZ,主要由时钟数据恢复、串并转换、10B/8B解码等电路构成。在设计中,采用了双PLL环路、全差分拓扑结构、负阻放大电路与运放级联等结构,有效地减小了功耗及噪声,且用CADENCE软件进行了仿真验证。 展开更多
关键词 串行数据接收 时钟数据恢复 串并转换 10B/SB解码
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8位LVDS串行器的设计研究 被引量:4
4
作者 布明恩 杨文荣 张启平 《微计算机信息》 北大核心 2005年第1期103-104,共2页
这篇论文主要分析了用于高速数据传输的LVDS技术以及该技术常用的一个接口电路-串行器。它主要包括一个LVDS驱动器、并串转换器、以及产生多相时钟的锁相环电路。本文重点介绍了一种能够实现高速转换的并串转换器,这个串行器的数据转换... 这篇论文主要分析了用于高速数据传输的LVDS技术以及该技术常用的一个接口电路-串行器。它主要包括一个LVDS驱动器、并串转换器、以及产生多相时钟的锁相环电路。本文重点介绍了一种能够实现高速转换的并串转换器,这个串行器的数据转换速率达到了250Mbyte/s,并且其传输速度达到了2Gbps。 展开更多
关键词 LVDS 串行器 锁相环(PLL) 高速传输
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采用FPD-Link Ⅲ技术实现数字视频信号远传设计 被引量:5
5
作者 徐晓明 赵清潇 赵宪臣 《电子设计工程》 2016年第22期138-141,共4页
针对高带宽数字视频信号的特点和某些应用场景下信号远传的需求,提出一种基于FPD-Link III传输技术的数字视频信号远传设计。该设计采用型号为DS90ub925的串行器芯片和型号为DS90ub926的解串行器芯片,可以在一对双绞线上实现速率最高2.9... 针对高带宽数字视频信号的特点和某些应用场景下信号远传的需求,提出一种基于FPD-Link III传输技术的数字视频信号远传设计。该设计采用型号为DS90ub925的串行器芯片和型号为DS90ub926的解串行器芯片,可以在一对双绞线上实现速率最高2.975 Gbps的数字视频信号传输。详细介绍了各部分功能,给出了整体功能框图和硬件原理框图。实际工程应用表明:该设计简单可靠,成本低廉,可满足单路数字视频信号远传的要求,具备较高推广价值。 展开更多
关键词 数字视频信号 串行器 解串行器 FPD-Link DS90ub925 DS90ub926
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基于串行通信的任意位数据传输的verilog实现方式 被引量:4
6
作者 薛沛祥 宋志刚 李墩泰 《电子科学技术》 2014年第1期50-54,共5页
FPGA或者CPLD之间传输数据,当数据线数量无法满足数据并行传输时,便将数据并串转换后,进行串行传输,然后再将数据串并转换为并行数据;本文使用Verilog语言实现了任意位并行数据的并串转换和串行发送模块,以及实现了接收和串并转换模块,... FPGA或者CPLD之间传输数据,当数据线数量无法满足数据并行传输时,便将数据并串转换后,进行串行传输,然后再将数据串并转换为并行数据;本文使用Verilog语言实现了任意位并行数据的并串转换和串行发送模块,以及实现了接收和串并转换模块,通过串行通信实现任意位并行数据的传输;进行了仿真,并且应用于实际FPGA之间的通信中,截取了实际波形。 展开更多
关键词 并串转换 串并转换 串行通信 VERILOG 任意位并行数据
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基于GMSL的车载摄像系统研究 被引量:1
7
作者 张宝龙 许孝晨 +1 位作者 梅志远 李丹 《电子测量与仪器学报》 CSCD 北大核心 2021年第5期189-195,共7页
为了实现车载高清视频长距离、低损耗地传输,研究了基于吉比特多媒体串行链路(Gigabit multimedia serial link, GMSL)技术的车载摄像传输系统的框架及其原理。通过对车载摄像传输系统的硬件电路、硬件编解码以及视频信号编码原理的探究... 为了实现车载高清视频长距离、低损耗地传输,研究了基于吉比特多媒体串行链路(Gigabit multimedia serial link, GMSL)技术的车载摄像传输系统的框架及其原理。通过对车载摄像传输系统的硬件电路、硬件编解码以及视频信号编码原理的探究,设计了一款车载前视摄像系统。首先,根据调研结果,模拟出传输系统整体环境框架。接着,对供电电源以及视频信号初始编解码的研究结论加以实际运用,使其能够稳定编码并有效传输视频信号。然后,进一步探究加串器/解串器架构,在完成配置硬件的同时,对数据波形进行采集、归纳和总结。最后,分析恢复后所得的信号及图像质量并给予评价,从而完成对基于GMSL的车载摄像系统的研究。实验结果表明,本摄像系统实现了串行、解串的功能。该功能可以使用GMSL技术调制出能够有效传输15 m的视频信号。在主控对该视频信号解串后,最终能够得到稳定、实时的高清视频图像。研究成果表明,基于GMSL的车载摄像系统基本能够实现长距离、低损耗地传输分辨率为720 P的视频图像。进一步,此次研究成果能服务于当下的汽车自动驾驶。 展开更多
关键词 串行器 解串器 摄像系统
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4 Gbps低功耗并串转换CMOS集成电路 被引量:2
8
作者 卞振鹏 姚若河 郑学仁 《电子与封装》 2009年第2期21-23,40,共4页
为满足传输数据的高速低功耗的要求,文章设计了一种半速率时钟驱动的二级多路选择开关式的10:1并串转换器。第一级为两个5:1的并行串化器,共用一个多相发生器。多相发生器由五个动态D触发器构成。第二级为一个2:1的并行串化器。采用半... 为满足传输数据的高速低功耗的要求,文章设计了一种半速率时钟驱动的二级多路选择开关式的10:1并串转换器。第一级为两个5:1的并行串化器,共用一个多相发生器。多相发生器由五个动态D触发器构成。第二级为一个2:1的并行串化器。采用半速率时钟、多路选择开关结构降低了大部分电路的工作频率,降低了工艺要求,也降低了功耗。通过调整时钟与数据间的相位关系,提高相位裕度,降低了数据抖动。采用1.8V0.18μm CMOS工艺进行设计。用Hspice仿真器在各种PVT情况下做了仿真,结果表明该转换器在输出4Gbps数据时平均功耗为395μW,抖动18s-1。 展开更多
关键词 并串转换器 高速 低功耗 多相时钟发生器 CMOS
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Design of a New Serializer and Deserializer Architecture for On-Chip SerDes Transceivers
9
作者 Nivedita Jaiswal Radheshyam Gamad 《Circuits and Systems》 2015年第3期81-92,共12页
The increasing trends in SoCs and SiPs technologies demand integration of large numbers of buses and metal tracks for interconnections. On-Chip SerDes Transceiver is a promising solution which can reduce the number of... The increasing trends in SoCs and SiPs technologies demand integration of large numbers of buses and metal tracks for interconnections. On-Chip SerDes Transceiver is a promising solution which can reduce the number of interconnects and offers remarkable benefits in context with power consumption, area congestion and crosstalk. This paper reports a design of a new Serializer and Deserializer architecture for basic functional operations of serialization and deserialization used in On-Chip SerDes Transceiver. This architecture employs a design technique which samples input on both edges of clock. The main advantage of this technique which is input is sampled with lower clock (half the original rate) and is distributed for the same functional throughput, which results in power savings in the clock distribution network. This proposed Serializer and Deserializer architecture is designed using UMC 180 nm CMOS technology and simulation is done using Cadence Spectre simulator with a supply voltage of 1.8 V. The present design is compared with the earlier published similar works and improvements are obtained in terms of power consumption and area as shown in Tables 1-3 respectively. This design also helps the designer for solving crosstalk issues. 展开更多
关键词 SERDES TRANSCEIVER serializer DEserializer SoC CADENCE
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0.18-μm CMOS千兆以太网并串转换芯片设计 被引量:1
10
作者 郁炜嘉 朱恩 +7 位作者 程树东 孙玲 费瑞霞 沈桢 孟凡生 吴春红 王雪艳 王志功 《东南大学学报(自然科学版)》 EI CAS CSCD 北大核心 2004年第3期293-296,共4页
提出了一种新的树型结构 1 0∶1并串转换电路 ,可应用于千兆以太网 ,其工作速度达到 1 2 5Gbit/s.树型结构的使用可以使大部分电路工作在较低的速率上 ,从而简化了设计 ,也减小了功耗 .低速 5∶1并串转换单元采用改进的并行结构 ,利用... 提出了一种新的树型结构 1 0∶1并串转换电路 ,可应用于千兆以太网 ,其工作速度达到 1 2 5Gbit/s.树型结构的使用可以使大部分电路工作在较低的速率上 ,从而简化了设计 ,也减小了功耗 .低速 5∶1并串转换单元采用改进的并行结构 ,利用一系列D触发器调整进入数据选择器的时钟和数据间的相位关系 ,使其相对于普通并行结构有更大的相位裕量 ,可以更可靠地工作 .芯片应用TSMC 0 1 8 μmCMOS工艺实现 ,芯片面积为 0 7mm× 0 5mm ,核心电路功耗为 3 6mW ,小于同类电路 . 展开更多
关键词 千兆以太网 并串转换 CMOS
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高性能2.5Gbps PCI Express并串转换电路的设计 被引量:1
11
作者 黄佳 《广西师范学院学报(自然科学版)》 2009年第3期55-59,共5页
并串转换电路作为PCI Express物理层(PHY)发送端的重要模块之一,将来自PCS(Physical codingsublayer)子层的10bit并行数据转换成1bit串行数据.该文提出并实现了一种高性能并串转换电路,采用0.18μm工艺版图实现,反标寄生参数后使用spic... 并串转换电路作为PCI Express物理层(PHY)发送端的重要模块之一,将来自PCS(Physical codingsublayer)子层的10bit并行数据转换成1bit串行数据.该文提出并实现了一种高性能并串转换电路,采用0.18μm工艺版图实现,反标寄生参数后使用spice进行仿真,仿真结果证明该电路可在1.0 GHz^1.5GHz稳定工作,其最高数据传输速度达到3Gbps,完全达到了预期效果. 展开更多
关键词 并串转换 半速率时钟 双沿移位 移位寄存器 PCI EXPRESS
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一种新型的用于高速串行接口的数据处理电路 被引量:1
12
作者 唐永建 何乐年 严晓浪 《电路与系统学报》 CSCD 北大核心 2005年第1期6-9,共4页
本文提出了一种新型的用于USB2.0高速模式下(480Mbps的数据传送率)的数据处理电路。这种电路采用八位并行的方法将数据转换为USB协议规定的数据格式,包含一个高速、低功耗的并串转换电路及一个八分频电路。芯片设计基于TSMC公司的0.25μ... 本文提出了一种新型的用于USB2.0高速模式下(480Mbps的数据传送率)的数据处理电路。这种电路采用八位并行的方法将数据转换为USB协议规定的数据格式,包含一个高速、低功耗的并串转换电路及一个八分频电路。芯片设计基于TSMC公司的0.25μmCMOS混合信号模型,采用半定制(semi-custom)的设计流程。电路的前后仿真结果表明该数据处理电路达到了480MHz的传输速度,符合USB2.0的要求。 展开更多
关键词 高速串行接口 USB2.0 反向非归零 位填充 并串转换 并行处理
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TLK2521在光纤传输系统中的应用 被引量:1
13
作者 龚华达 高方亮 覃勇 《光通信技术》 CSCD 北大核心 2010年第7期26-28,共3页
介绍了一种基于FPGA和TLK2521芯片的多业务光纤传输系统及其硬件结构设计、数字信号的复用/解复用、串并转换和解扰码等技术的实现方法。传输的业务包括图像、以太网、话音、RS232、V35和E1等。系统采用模块化设计,用户可以根据需要选... 介绍了一种基于FPGA和TLK2521芯片的多业务光纤传输系统及其硬件结构设计、数字信号的复用/解复用、串并转换和解扰码等技术的实现方法。传输的业务包括图像、以太网、话音、RS232、V35和E1等。系统采用模块化设计,用户可以根据需要选择业务模块的种类及数量。 展开更多
关键词 FPGA TLK2521 光纤传输 模块化设计 串并转换
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一种基于FPGA的多路HD-SDI测试系统 被引量:1
14
作者 钱宏文 王毅 刘会 《电子技术应用》 2020年第8期121-125,共5页
针对目前工业现场HD-SDI测试环境搭建复杂、成本高、SDI传输特性测量难度大的特点和需求,设计和开发了一种基于FPGA的多路HD-SDI测试系统。首先通过FPGA读取存储在SD卡中的图像数据,然后将读取的数据缓存在DDR3中,最后通过FPGA解析和处... 针对目前工业现场HD-SDI测试环境搭建复杂、成本高、SDI传输特性测量难度大的特点和需求,设计和开发了一种基于FPGA的多路HD-SDI测试系统。首先通过FPGA读取存储在SD卡中的图像数据,然后将读取的数据缓存在DDR3中,最后通过FPGA解析和处理后发送给外部的SDI串化器和SDI线缆驱动器,完成多路HD-SDI标准图像的输出。实验结果表明,该测试系统满足HD-SDI传输协议的标准和要求,可用于模拟不同场景下的测试环境和标定现场,并且还具有操作简单、适用性广的优点。 展开更多
关键词 高清数字接口(HD-SDI) DDR3 串化器 线缆驱动器
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基于FPGA的标清数字视频串化器的研究及实现
15
作者 陈明义 撒卫平 周建国 《现代电子技术》 2008年第7期136-137,143,共3页
基于SDI标准的设备已经广泛应用于广播电视中,串化器是SDI接口的重要组成部分,其性能和成本对整个系统有直接的影响。提出了基于FPGA实现串化器的方案,采用VHDL语言进行自底向上设计方法进行系统设计,已通过硬件下载验证,试验结果与理... 基于SDI标准的设备已经广泛应用于广播电视中,串化器是SDI接口的重要组成部分,其性能和成本对整个系统有直接的影响。提出了基于FPGA实现串化器的方案,采用VHDL语言进行自底向上设计方法进行系统设计,已通过硬件下载验证,试验结果与理论值相符合。该方案使用灵活,节约成本,具有实际应用价值。 展开更多
关键词 标清数字视频 SDI 串化器 FPGA
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基于动态电路的高速发送端设计
16
作者 孟时光 《高技术通讯》 CAS CSCD 北大核心 2016年第7期625-630,共6页
为了降低高速串行接口中发送端的延迟,在研究、分析现有发送端结构的基础上,提出了新的数据跨时钟域传输方法并在实际电路中得到实现。此方法可以大幅降低数据跨时钟域传输时用于异步FIFO的延迟。而且,使用动态电路对高速发送端并串转... 为了降低高速串行接口中发送端的延迟,在研究、分析现有发送端结构的基础上,提出了新的数据跨时钟域传输方法并在实际电路中得到实现。此方法可以大幅降低数据跨时钟域传输时用于异步FIFO的延迟。而且,使用动态电路对高速发送端并串转换电路进行了晶体管级的改进,放松了关键路径的时序要求,使发送端整体电路能运行在更高的频率下。发送端电路使用40nm CMOS工艺实现,实际芯片测试数据表明,使用该电路的发送端可以稳定工作在13Gb/s的速率下。 展开更多
关键词 高速发送端 异步FIFO 并串转换 动态电路 跨时钟域
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一种经济的并串转换装置在机车信号检测中应用研究
17
作者 王鼎媛 《工业控制计算机》 2005年第5期29-30,共2页
以Atmel系列单片机为核心设计了一种经济、实用的并串转换装置,给出了硬件构成和软件设计。实践表明,该装置比较经济、使用方便、可靠性高,较好地实现了机车信号的采集和串行传输。
关键词 转换装置 机车信号检测 经济 应用 软件设计 硬件构成 串行传输 单片机 l系列 可靠性
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基于MAX9259/MAX9260的CameraLink图像数据光纤传输技术 被引量:11
18
作者 陈洋君 吴志勇 +2 位作者 崔明 张维达 范日召 《中国光学》 EI CAS CSCD 北大核心 2018年第6期1017-1023,共7页
为了提高光电经纬仪上图像传输系统的性能,建立了光纤传输系统,本文针对传统Camera Link光纤传输系统方案中FPGA开发繁琐的问题,结合Camera Link接口协议和串行/解串行技术,设计了一种新的base型Camera Link的光纤传输系统,该系统采用Se... 为了提高光电经纬仪上图像传输系统的性能,建立了光纤传输系统,本文针对传统Camera Link光纤传输系统方案中FPGA开发繁琐的问题,结合Camera Link接口协议和串行/解串行技术,设计了一种新的base型Camera Link的光纤传输系统,该系统采用Ser Des芯片组MAX9259/MAX9260代替编解码芯片,实现数据在Cameralink并行接口与光电转换模块串行接口之间的相互转化,并通过两种实验方案验证了系统的可行性。该方案省去传统方案中时分复用及异步FIFO缓存,降低了光纤传输系统的开发难度,并缩短了研发周期。实验结果表明:系统传输速率达到2. 5 Gb/s,具有传输稳定可靠,传输图像质量好,带宽高,抗电磁干扰能力强等特点,可满足多种像素时钟相机的需求。 展开更多
关键词 CAMERALINK 光纤通讯 数据图像传输 MAX9259/MAX9260串并转换
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面向高速PAM4有线收发机的自适应和低复杂度最大似然序列检测器
19
作者 许超龙 赖明澈 +5 位作者 吕方旭 王强 齐星云 罗章 李世杰 张庚 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2024年第3期452-463,共12页
高速串行收发机是中央处理器、网卡和交换机等高性能芯片的关键部件.判决反馈均衡器(decision feedback equalization,DFE)是高速串行收发机的主要判决电路.针对传统DFE在高码间干扰(intersymbol interference,ISI)信道下的高误码率制... 高速串行收发机是中央处理器、网卡和交换机等高性能芯片的关键部件.判决反馈均衡器(decision feedback equalization,DFE)是高速串行收发机的主要判决电路.针对传统DFE在高码间干扰(intersymbol interference,ISI)信道下的高误码率制约串行收发机速率提升的问题,提出一种面向4电平调制(4 pulse amplitude modulation,PAM4)串行收发机的自适应、低复杂度的减状态序列检测器(adaptive reduced-state sequence detector,ARSSD).ARSSD基于最大似然序列检测结构降低检测误码率;结合Viterbi算法和分区算法降低运算复杂度;采用基于迫零算法的ISI参数获取方式实现检测器参数的自适应更新.所提结构最终完成了行为仿真、电路设计以及系统验证.基于模拟前端芯片和现场可编程门阵列电路的实验结果表明,与传统DFE相比,当12~64 Gbps PAM4信号经过−8~−18 dB@16 GHz衰减信道时,32×4路并行ARSSD检测误码率降低2个数量级,与行为仿真结果一致. 展开更多
关键词 4电平调制 串化器/解串器 最大似然序列检测 VITERBI算法 迫零算法 现场可编程门阵列
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一种1.25 Gbps CMOS以太网串并/并串转换电路 被引量:5
20
作者 郭亚炜 张占鹏 +2 位作者 章奕民 邱祖江 杨莲兴 《微电子学》 CAS CSCD 北大核心 2003年第1期53-55,59,共4页
 用0.35μmCMOS工艺实现了单芯片1.25Gbps千兆以太网串并/并串转换电路。该电路兼容ANSI的光纤信道物理层标准(FC-0)。与同类电路相比,其核心单元—并串转换电路和串并转换电路—具有结构简单、面积小的优点[1,2],其高速串行数据随机...  用0.35μmCMOS工艺实现了单芯片1.25Gbps千兆以太网串并/并串转换电路。该电路兼容ANSI的光纤信道物理层标准(FC-0)。与同类电路相比,其核心单元—并串转换电路和串并转换电路—具有结构简单、面积小的优点[1,2],其高速串行数据随机抖动只有同类电路的一半。另外,电路中还集成了锁相环环路滤波电容。 展开更多
关键词 CMOS 以太网 串并/并串转换电路 锁相环 光纤通信
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