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30 V NLDMOS结构优化及SEB能力提高 被引量:6
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作者 李燕妃 吴建伟 +1 位作者 顾祥 洪根深 《电子与封装》 2018年第10期36-39,共4页
随着空间技术和核技术的快速发展,越来越多的先进半导体器件应用于军事和航天电子系统。利用TCAD模拟仿真软件,设计一种抗辐射加固30 V N型LDMOS器件结构,开展LDMOS器件的单粒子烧毁效应(SEB)研究。诱发单粒子烧毁效应源于N型MOSFET器... 随着空间技术和核技术的快速发展,越来越多的先进半导体器件应用于军事和航天电子系统。利用TCAD模拟仿真软件,设计一种抗辐射加固30 V N型LDMOS器件结构,开展LDMOS器件的单粒子烧毁效应(SEB)研究。诱发单粒子烧毁效应源于N型MOSFET器件中的寄生NPN三极管在光电流作用下开启并维持工作。从版图设计和工艺设计角度考虑提高器件的抗单粒子烧毁能力的因素,包括LDD浓度、LDD长度、P型埋层结构、工作电压和LET能量等。通过抗辐射设计和工艺加固,获得击穿电压34.6 V、导通电阻只有10.04 mΩ·mm^2的LDMOS器件,同时在工作电压30 V时,器件的抗单粒子烧毁能力达到100 MeV·cm^2/mg。 展开更多
关键词 TCAD 抗辐射加固 单粒子烧毁 p埋层 LDMOS
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具有分段P型埋层的Triple-RESURF LDMOS 被引量:1
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作者 何乃龙 许杰 +4 位作者 王浩 赵景川 王婷 朱文明 张森 《微电子学》 CAS 北大核心 2023年第1期134-138,共5页
提出了一种具有分段P型埋层的Triple-RESURF LDMOS(SETR LDMOS)。该结构将传统Triple-RESURF LDMOS(TR LDMOS)中均匀掺杂的P埋层漏端一侧做分段处理,使漂移区中P型杂质从源端到漏端呈现出近似阶梯掺杂的分布。这种优化能够平衡漏端底部... 提出了一种具有分段P型埋层的Triple-RESURF LDMOS(SETR LDMOS)。该结构将传统Triple-RESURF LDMOS(TR LDMOS)中均匀掺杂的P埋层漏端一侧做分段处理,使漂移区中P型杂质从源端到漏端呈现出近似阶梯掺杂的分布。这种优化能够平衡漏端底部剧烈的衬底辅助耗尽效应,提升器件的耐压性能;同时,器件正向导通状态下,对电流的传输路径也没有形成阻碍,能够维持较低的比导通电阻。流片结果表明,在漂移区长度均为65μm的情况下,SETR LDMOS的击穿电压能达到813 V,比传统TR LDMOS的击穿电压高51 V,且比导通电阻维持在7.3Ω·mm^(2)。 展开更多
关键词 p埋层 LDMOS 击穿电压 比导通电阻
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一种带P型埋层的4H-SiC PiN二极管 被引量:1
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作者 王帅 张有润 +2 位作者 罗佳敏 罗茂久 陈航 《微电子学》 CAS 北大核心 2020年第5期704-708,共5页
碳化硅(SiC)PiN二极管是应用在高压大功率整流领域中的一种重要的功率二极管。受SiC外延材料的载流子寿命限制以及常规SiC PiN二极管较低的阳极注入效率的影响,SiC PiN二极管的正向导通性能较差,这极大限制了其在高压大电流领域的应用... 碳化硅(SiC)PiN二极管是应用在高压大功率整流领域中的一种重要的功率二极管。受SiC外延材料的载流子寿命限制以及常规SiC PiN二极管较低的阳极注入效率的影响,SiC PiN二极管的正向导通性能较差,这极大限制了其在高压大电流领域的应用。文章提出了一种带P型埋层的4H-SiC PiN二极管,较常规SiC PiN二极管增强了阳极区的少子注入效率,降低了器件的导通电阻,增大了正向电流。仿真结果表明,当正向偏压为5 V时,引入P型埋层的SiC PiN二极管的正向电流密度比常规SiC PiN二极管提升了52.8%。 展开更多
关键词 pIN二极管 注入效率 p埋层 电流密度
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高鲁棒性N型沟道RF-LDMOS在TLP应力下的电学机理研究
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作者 李浩 任建伟 杜寰 《电子学报》 EI CAS CSCD 北大核心 2019年第11期2317-2322,共6页
提高射频功率器件的鲁棒性有利于增强器件的抗静电放电能力和抗失配能力.为了直观地了解器件内部发生的电学过程,本文研究了高鲁棒性N型沟道RF-LDMOS (Radio Frequency Lateral Diffusion MOS)在TLP (Transmission Line Pulse)应力下的... 提高射频功率器件的鲁棒性有利于增强器件的抗静电放电能力和抗失配能力.为了直观地了解器件内部发生的电学过程,本文研究了高鲁棒性N型沟道RF-LDMOS (Radio Frequency Lateral Diffusion MOS)在TLP (Transmission Line Pulse)应力下的电学机理.利用0.18μm BCD (Bipolar/CMOS/DMOS)先进制程,实现了特定尺寸器件的设计与流片.通过实测与仿真的对比,发现静电放电失效的随机性、芯片内部的热效应是导致仿真和实测差异的非理想因素.通过对TLP仿真的各阶段重要节点的分析,证明了源极下方的P型埋层有利于提高空穴电流的泄放能力,从而提高RF-LDMOS的鲁棒性. 展开更多
关键词 射频功率器件 LDMOS 芯片设计 BCD制程 TLp 碰撞电离 p埋层
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600V高性能新型槽栅内透明IGBT的仿真 被引量:1
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作者 苏洪源 胡冬青 +4 位作者 刘钺杨 贾云鹏 李蕊 匡勇 屈静 《半导体技术》 CAS CSCD 北大核心 2014年第12期908-916,共9页
载流子存储层(CSL)可以改善IGBT导通态载流子分布,降低通态电压,但影响器件阻断能力。为了平衡载流子存储层对器件阻断能力的影响,在器件n-漂移区中CSL层处近哑元胞侧设计了p型埋层(p BL),利用电荷平衡的理念改善电场分布,并借助ISE-TAC... 载流子存储层(CSL)可以改善IGBT导通态载流子分布,降低通态电压,但影响器件阻断能力。为了平衡载流子存储层对器件阻断能力的影响,在器件n-漂移区中CSL层处近哑元胞侧设计了p型埋层(p BL),利用电荷平衡的理念改善电场分布,并借助ISE-TACD仿真工具,依托内透明集电极(ITC)技术,研究了600 V槽栅CSL-p BL-ITC-IGBT电特性。为了保证器件承受住不小于10μs的短路时间,设置了哑元胞。在此基础上,仿真分析了CSL和p BL的尺寸及掺杂浓度、哑元胞尺寸等对器件特性的影响,并与普通的槽栅ITC-IGBT、点注入局部窄台面(PNM)ITC-IGBT的主要技术指标进行对比,给出CSL和p BL的尺寸及掺杂浓度的最佳范围。结果表明,合理的参数设计可使CSL-p BL-ITC-IGBT具有更优的技术折中曲线。 展开更多
关键词 p埋层载流子存储层内透明集电极绝缘栅双极晶体管(CSL-pBL-ITC-IGBT) 哑元胞 载流子存储层 p埋层 槽栅
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夹断电压可调的高压结型场效应管
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作者 聂卫东 朱光荣 +1 位作者 易法友 于宗光 《固体电子学研究与进展》 CAS CSCD 北大核心 2014年第1期75-80,共6页
基于Double RESURF 700VBCD工艺平台,提出了一种夹断电压可调的高压结性场效应管(J-FET)。这种J-FET的夹断是通过栅源反偏引起的N阱(N-well)表面耗尽和衬源反偏引起的底部耗尽共同作用结果,故夹断电压可受J-FET的栅电位调制。同时通过... 基于Double RESURF 700VBCD工艺平台,提出了一种夹断电压可调的高压结性场效应管(J-FET)。这种J-FET的夹断是通过栅源反偏引起的N阱(N-well)表面耗尽和衬源反偏引起的底部耗尽共同作用结果,故夹断电压可受J-FET的栅电位调制。同时通过改变高压J-FET的P型埋层(P-buried)掩膜窗口的大小和间距,来改变P-buried和N-well的杂质浓度分布,达到改变J-FET夹断电压的目的。在不增加工艺步骤和改变原有工艺条件的情况下,通过实验得到击穿电压大于700V,夹断电压在8V和17V之间可自由调整的高压J-FET器件。该器件可以作为启动器件和供电模块的线性调整器件使用。由于其夹断电压受P-buried注入版图尺寸的影响,同时受栅电位调制,所以可以满足线路设计者的不同要求。 展开更多
关键词 高压结场效应管 夹断电压可调 p埋层变掺杂 双重降低表面电场
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