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题名面向E量级超算的并行循环压缩浮点乘加校验结构
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作者
高剑刚
刘骁
郑方
唐勇
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机构
国家并行计算机工程技术中心
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出处
《计算机学报》
EI
CAS
CSCD
北大核心
2023年第6期1103-1120,共18页
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文摘
E量级超算面临超十亿浮点融合乘加(Fused Multiply-Add,FMA)部件同时运行的严峻挑战,单个FMA检错率的少量变化可引起系统可用性的较大变动.E级超算核心的高运行频率、实时校验需求对校验逻辑时序提出了更高的要求.同时,E级超算需要控制系统规模,同芯片面积下集成的核心数目更多,片上资源较为紧张.因此,FMA校验设计需要在保证错误检测能力的前提下,对校验逻辑的时序、面积开销进行控制.本文提出了并行循环4:2压缩结构.余数系统模数增大后,并行循环4:2压缩结构能在降低余数生成逻辑的时序、面积开销的同时,提升余数系统的检错能力.本文还对余数域中的FMA尾数运算进行研究,提出了取反符号扩展操作、乘法尾数、加法尾数的余数域加速变换.实验结果表明,本文提出的并行循环4:2混合压缩余数生成逻辑较模加器树余数生成逻辑、CSA(Carry Saved Adder) 3:2压缩余数生成逻辑分别最多可取得19.64%、6.75%的时序优化和71%、18.18%的面积优化.基于并行循环4:2压缩树的模63余数校验在面积开销、检错率、系统可用性上均优于IBM采用的模15浮点FMA校验设计,面积开销、检错率优化效果分别能达到67.61%、5%,系统可用性优化最多可达49.6%.
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关键词
浮点融合乘加
可用性
浮点校验
模加器
并行循环压缩
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Keywords
floating-point fused multiply-add
availability
residue check
modular adder
parallel cyclic compression
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分类号
TP302
[自动化与计算机技术—计算机系统结构]
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题名整数模加器的一种硬件设计方法
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作者
王昭顺
张建林
刘宏伟
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机构
北京科技大学计算机系
首都师范大学信息工程学院
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出处
《计算机工程》
CAS
CSCD
北大核心
2003年第16期33-34,92,共3页
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文摘
在深入分析模加运算的实现基础上，提出了一种模加运算的实现方案，并论证了该方案的正确性。基于这种实现方案，设计并验证了一块实现16位模加运算的逻辑电路，仿真结果表明了电路的正确性和设计方案的可行性。
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关键词
整数模加运算
整数加法器
整数模加器
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Keywords
Integer modular addition operation
Integer adder
Integer modular adder
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分类号
TN918
[电子电信—通信与信息系统]
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题名可伸缩双有限域模加减器的研究与实现
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作者
张军
戴紫彬
孟强
秦帆
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机构
解放军信息工程大学电子技术学院
郑州大学体育学院
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出处
《计算机工程》
CAS
CSCD
北大核心
2010年第8期158-160,共3页
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基金
国家"863"计划基金资助项目(2008AA01Z103)
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文摘
在改进通用模加减算法的基础上,实现一种结构优化的模加减器。采用基于字的模加减法统一硬件架构,使该设计具有良好的可扩展性,可以完成素数有限域GF(p)和二进制有限域GF(2m)上任意长度操作数的模加减法运算。该设计引入流水线结构,使其工作效率提高50%～80%,可以应用于各种高性能的椭圆曲线密码协处理器设计中。
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关键词
可伸缩
模加减器
双有限域
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Keywords
scalable
modular adder and subtracter
dual Galois Field（GF）
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分类号
TP309
[自动化与计算机技术—计算机系统结构]
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