期刊文献+
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
共找到6篇文章
< 1 >
每页显示 20 50 100
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
显示方式：
32×32高速乘法器的设计与实现 被引量：9
1
作者 李军强 李东生 +1 位作者 李奕磊 周志增 《微电子学与计算机》 CSCD 北大核心 2009年第12期23-26,30,共5页
设计并实现了一种32×32高速乘法器.本设计通过改进的基4Booth编码产生部分积,用一种改进的Wallace树结构压缩部分积,同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积.整个设计采用Ver-ilog HDL进行了结构级描述,用SIMC0... 设计并实现了一种32×32高速乘法器.本设计通过改进的基4Booth编码产生部分积,用一种改进的Wallace树结构压缩部分积,同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积.整个设计采用Ver-ilog HDL进行了结构级描述,用SIMC0.18μm标准单元库进行逻辑综合.时间延迟为4.34ns,系统时钟频率可达230MHz. 展开更多
关键词 乘法器 改进booth编码 压缩器Wallace树
下载PDF
基于改进型选择进位加法器的32位浮点乘法器设计 被引量：4
2
作者 刘容 赵洪深 李晓今 《现代电子技术》 2013年第16期133-136,共4页
在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加法器每一级加法器的进位选择来自上级的进位输出... 在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加法器每一级加法器的进位选择来自上级的进位输出。提出的结构可以提前计算出尾数第16位的结果,它与Wallace树输出的相关位比较就可得出来自前一位的进位情况进而快速得到进位选择。在Altera的EP2C70F896C6器件上,基于该结构实现了一个支持IEEE754浮点标准的4级流水线浮点乘法器,时序仿真表明,该方法将传统浮点乘法器结构关键路径延时由6.4 ns减小到5.9 ns。 展开更多
关键词 修正booth算法 Wallace树结构 选择进位加法器 浮点乘法器
下载PDF
基于16位定点DSP的并行乘法器的设计 被引量：1
3
作者 王叶辉 林贻侠 严伟 《半导体技术》 CAS CSCD 北大核心 2004年第5期101-105,共5页
设计了一种用于16位定点DSP中的片内乘法器。该乘法器采用了改进型Booth算法,使用CSA构成的乘法器阵列,并采用跳跃进位加法器实现进位传递,该设计具有可扩展性,并提出了更高位扩展时应改进型方向。设计时综合考虑了高性能定点DSP对乘法... 设计了一种用于16位定点DSP中的片内乘法器。该乘法器采用了改进型Booth算法,使用CSA构成的乘法器阵列,并采用跳跃进位加法器实现进位传递,该设计具有可扩展性,并提出了更高位扩展时应改进型方向。设计时综合考虑了高性能定点DSP对乘法器在面积和速度上的要求,具有极其规整的布局布线。 展开更多
关键词 DSP 并行乘法器 阵列乘法器 改进型booth编码 部分积产生器
下载PDF
高性能乘加单元的设计 被引量：4
4
作者 侯华敏 杨虹 《微电子学》 CAS CSCD 北大核心 2005年第5期509-512,516,共5页
设计了一个16位的高性能乘法累加单元,该电路能在单周期同时完成有符号与无符号整数的乘加、乘减运算,并且具有饱和运算功能。乘加单元采用改进的Booth编码乘法;把补码取反后加1的运算作为一个部分积,把累加数作为一个部分积,符号扩展... 设计了一个16位的高性能乘法累加单元,该电路能在单周期同时完成有符号与无符号整数的乘加、乘减运算,并且具有饱和运算功能。乘加单元采用改进的Booth编码乘法;把补码取反后加1的运算作为一个部分积,把累加数作为一个部分积,符号扩展位缩减后得到的补偿值为常数;部分积累加部分采用4-2压缩器;进位传递加法采用Brent-Kung加法,使结构对称紧凑。乘法累加单元采用hhnec 0.25μm工艺实现,关键路径延时为4 ns。 展开更多
关键词 乘法累加单元 改进booth编码 Brent—Kung加法 饱和运算
下载PDF
高速MAC单元的设计
5
作者 高厚新 朱光喜 +1 位作者 屈代明 桂波 《微电子技术》 2003年第2期25-29,共5页
本文介绍一个高性能的 17位乘 17位加 4 0位的乘加单元 (MAC)的设计 ,通过将被加数作为乘法器的一个部分积参与到部分积加法阵列中来完成整个乘加运算 ,大幅度地提高了MAC单元的性能 ,在乘法器的设计中采用了改进的Booth编码技术 ,并且... 本文介绍一个高性能的 17位乘 17位加 4 0位的乘加单元 (MAC)的设计 ,通过将被加数作为乘法器的一个部分积参与到部分积加法阵列中来完成整个乘加运算 ,大幅度地提高了MAC单元的性能 ,在乘法器的设计中采用了改进的Booth编码技术 ,并且通过添加特定的部分积来避免部分积的符号位扩展和部分积产生单元中的加法操作 ,缩短了乘法器中关键路径的长度 ,最后利用HDL对设计进行描述 。 展开更多
关键词 MAC 乘法器 部分积 改进的booth编码 硬件描述语言 综合
下载PDF
一种高速DSP中延迟优化的乘累加单元的设计与实现(英文)
6
作者 Sheraz Anjum 陈杰 李海军 《电子器件》 CAS 2007年第4期1375-1379,共5页
乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16+4... 乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16+40的无符号和带符号的二进制补码操作.在关键路径延迟上,本文的乘累加单元比其他任何使用相同或不同算数技术实现的乘累加单元都更优.本文的乘累加单元已成功使用于synopsys的工具,并与synopsys的Design Ware库中相同位宽的乘累加单元比较.比较结果表明,本文的乘累加单元比Design Ware库中的任何其他实现都要快,适合于在需要高吞吐率的DSP核中使用.注意:比较是在Design compiler中使用相同属性和开关下进行的. 展开更多
关键词 乘累加单元 改进的波兹编码 部分积 修整向量 Wallace树压缩器 进位保留加法器 进位传播加法器
下载PDF
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
上一页 1 下一页 到第 页
使用帮助 返回顶部