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题名低硬件成本256点FFT处理器的IP核设计
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作者
于建
范浩阳
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机构
河北民族师范学院物理与电子工程学院
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出处
《数据采集与处理》
CSCD
北大核心
2022年第4期917-925,共9页
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基金
河北省自然科学基金(F2020101001)
河北省引进留学人员资助项目(C20210301)
+1 种基金
河北省承德市科学技术研究与发展计划(202001B014)
河北民族师范学院科学技术研究项目(PT2019026)。
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文摘
设计了一种基于现场可编程门阵列(Field programmable gate array,FPGA)的低硬件成本256点快速傅里叶变换(Fast Fourier transform,FFT)处理器的IP核。采用按频率抽取的基⁃24算法和单路延迟负反馈(Single⁃path delay feedback,SDF)流水线架构用于减少旋转因子的复数乘法运算复杂度。为了降低硬件成本,提出了一种串接正则有符号数(Canonical signed digit,CSD)常数乘法器取代常用的布斯乘法器用来完成旋转因子W^(i)_(256)与对应序列的复数乘法运算,同时这种乘法器还能够移除存储旋转因子系数的只读存储器(Read only memory,ROM)。该处理器IP核基于QUARTUS PRIME平台进行综合,在Cyclone 10LP FPGA上实现。结果显示,该FFT处理器最高工作频率为100 MHz,对于24位符号数FFT运算,逻辑单元(Logic elements,LEs)使用量与记忆体位(Memory bits,MBs)使用量仅为3978 LEs和6456 MBs。
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关键词
快速傅里叶变换
旋转因子
串接CSD常数乘法器
流水线架构
硬件成本
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Keywords
fast Fourier transform(FFT)
twiddle factor
cascade CSD constant multiplier
pipelined architecture
hardware⁃cost
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分类号
TN47
[电子电信—微电子学与固体电子学]
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