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BAQ算法详细方案设计及均值求解方法改进 被引量：2
1
作者 冯利鹏 郑世超 +1 位作者 王辉 曾朝阳 《上海航天（中英文）》 CSCD 2021年第S01期32-37,共6页
SAR原始回波数据具有独特的概率统计特点,不能用常规去冗余的方法进行压缩。为了解决FPGA内部分块求均值时随样本数量增加、求和溢出的问题,本文以8∶4分块自适应量化(BAQ)压缩算法为例,详细介绍了BAQ算法的详细设计方案,给出了一种适... SAR原始回波数据具有独特的概率统计特点,不能用常规去冗余的方法进行压缩。为了解决FPGA内部分块求均值时随样本数量增加、求和溢出的问题,本文以8∶4分块自适应量化(BAQ)压缩算法为例,详细介绍了BAQ算法的详细设计方案,给出了一种适用于硬件开发的BAQ均值求解方法,在信息损失量略微增加的情况下,通过帧数据求和累加求均值的办法,简化了均值求解的复杂性,解决了求和溢出的问题,节省了硬件开销,使BAQ算法更加适用于硬件开发。通过实测数据压缩解压缩,评价该过程的信息损失量,验证了该方法的有效性。 展开更多
关键词 分块自适应量化算法 均值求解方法 硬件开发 复杂性
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重新播种的测试方法研究 被引量：1
2
作者 陈萍 潘中良 陈浩 《光电子技术与信息》 CAS 2005年第6期1-5,共5页
重新播种的测试方法是一种内建自测试方法,它可以用来提高伪随机测试矢量的故障覆盖率。介绍了 三种重新播种的测试方法,它们分别是使用很少种子的内建自测试重新播种方法、多重多项式线性反馈移位寄存器 的重新播种方法和使用部分线性... 重新播种的测试方法是一种内建自测试方法,它可以用来提高伪随机测试矢量的故障覆盖率。介绍了 三种重新播种的测试方法,它们分别是使用很少种子的内建自测试重新播种方法、多重多项式线性反馈移位寄存器 的重新播种方法和使用部分线性反馈移位寄存器的重新播种方法。这三种方法在测试的硬件开销方面或在编码效率 等方面有所改进。 展开更多
关键词 重新播种 内建自测试 编码效率 硬件开销
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硬件感知的高效特征融合网络搜索 被引量：1
3
作者 郭家明 张蕊 +5 位作者 支天 何得园 黄迪 常明 张曦珊 郭崎 《计算机学报》 EI CAS CSCD 北大核心 2022年第11期2420-2432,共13页
特征融合网络通过融合多尺度特征来提高目标检测精度,是深度学习目标检测框架中的关键部分.已有的研究工作通过优化融合网络的拓扑结构来提高结果精度,忽略了所需的硬件资源开销以及特征选择和特征融合操作对结果的影响.本文提出了支持... 特征融合网络通过融合多尺度特征来提高目标检测精度,是深度学习目标检测框架中的关键部分.已有的研究工作通过优化融合网络的拓扑结构来提高结果精度,忽略了所需的硬件资源开销以及特征选择和特征融合操作对结果的影响.本文提出了支持多尺度特征融合的注意力感知融合网络(Attention-aware Fusion Network,AFN),通过软硬件协同可实现硬件开销(参数存储、计算时间等)敏感的神经网络自动搜索,从融合网络的特征、路径和操作三方面实现一体化的优化部署.实验结果表明,当主干网络为ResNet50时,在实现相似检测精度时,相比现有最先进的搜索网络NAS-FPN,本文方法的参数量和计算量分别减少29.6%和22.3%,相比现有人工设计网络FPN,本文方法的AP可以提高2.1%.当主干网络为VGG时,相比现有最先进的搜索网络Auto-FPN,本文方法的AP提高了1.7%. 展开更多
关键词 目标检测 神经结构搜索 硬件开销
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基于排序网络的奇数大数逻辑门电路设计
4
作者 王艳 张楠 郭靖 《电测与仪表》 北大核心 2022年第11期189-193,共5页
针对SRAM存储器存在的软错误(Soft error),文章提出了一种可应用于差集码(Difference Set Code,DS)的奇数大数逻辑门(Majority Logic Gate,MLG)电路。论文构造的θ(θ为奇数)输入的MLG电路需要1个2^(-1)(θ+1)输入的排序网络、1个2^(-1)... 针对SRAM存储器存在的软错误(Soft error),文章提出了一种可应用于差集码(Difference Set Code,DS)的奇数大数逻辑门(Majority Logic Gate,MLG)电路。论文构造的θ(θ为奇数)输入的MLG电路需要1个2^(-1)(θ+1)输入的排序网络、1个2^(-1)(θ-1)输入的排序网络、2^(-1)(θ-1)个2输入与门、1个2^(-1)(θ+1)输入或门。在FPGA上对比使用传统MLG电路和文中构造的MLG电路实现DS码译码器的硬件开销。结果表明,相比于使用传统MLG电路,DS码译码器在使用文中构造的MLG电路时,有效降低了Slices、逻辑延时、6-LUT、Flip-Flops。 展开更多
关键词 SRAM存储器 大数逻辑门 排序网络 FPGA 硬件开销
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通过单扫描链的构造实现最小测试应用时间 被引量：1
5
作者 李兆麟 叶以正 毛志刚 《计算机学报》 EI CSCD 北大核心 1999年第12期1280-1288,共9页
在交迭测试体系［１，２］ 的基础上提出了一种利用二选一开关辅助扫描寄存器的排序、能够实现最小测试应用时间的单扫描链的构造方法，给出了单扫描链的构造规则．此外还分析了由于二选一开关的引入带来的硬件开销问题，提出了一个能... 在交迭测试体系［１，２］ 的基础上提出了一种利用二选一开关辅助扫描寄存器的排序、能够实现最小测试应用时间的单扫描链的构造方法，给出了单扫描链的构造规则．此外还分析了由于二选一开关的引入带来的硬件开销问题，提出了一个能够减少硬件开销的算法． 展开更多
关键词 集成电路 测试 最小测试 应用时间 单扫描链
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基于芯核分层布图的3D芯片扫描链优化设计 被引量：1
6
作者 王伟 朱侠 +3 位作者 方芳 秦振陆 郭二辉 任福继 《电子测量与仪器学报》 CSCD 北大核心 2016年第10期1482-1489,共8页
随着3D堆叠技术的不断发展,芯片测试已成为一大研究热点。为了减少三维堆叠集成电路(three dimensional stacked integrated circuits,3D-SICs)绑定前和绑定中的总测试时间,提出了基于芯核分层布图的改进模拟退火算法和扫描链分配算法,... 随着3D堆叠技术的不断发展,芯片测试已成为一大研究热点。为了减少三维堆叠集成电路(three dimensional stacked integrated circuits,3D-SICs)绑定前和绑定中的总测试时间,提出了基于芯核分层布图的改进模拟退火算法和扫描链分配算法,通过将芯核均匀地分配到各层上实现对各层电路中芯核合理化地布图,再利用"绑定中测试"复用"绑定前测试"扫描链的方式,协同优化绑定前和绑定中的总测试时间和硬件开销。在ITC’02基准电路上的实验结果表明,本文方法在TSV数量的约束下,测试时间和硬件开销分别最高降低了27.26%和89.70%,且各层芯核布图更加均匀。 展开更多
关键词 芯核分层布图 绑定前测试 绑定中测试 协同优化 扫描链均衡 硬件开销
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一种硬件开销低的电路延时故障检测方法 被引量：1
7
作者 刘杰 贾晓军 《计算机测量与控制》 北大核心 2014年第6期1714-1717,1721,共5页
文章提出一种统一延时测试架构,通过重用在线延时故障检测设计资源实现离线延时检测;首先,提出了一种硬件开销较小的稳定性检测器,对每个关键组合输出的稳定性扰乱因子进行检测;然后通过在稳定性检测器中共享全局误差生成器,可生成各个... 文章提出一种统一延时测试架构,通过重用在线延时故障检测设计资源实现离线延时检测;首先,提出了一种硬件开销较小的稳定性检测器,对每个关键组合输出的稳定性扰乱因子进行检测;然后通过在稳定性检测器中共享全局误差生成器,可生成各个稳定性检测器的全局误差信号,以表示是否存在延时故障;最后,在扫描链中集成了基于本地扫描的生成器,以支持基于扫描的离线延时检测;仿真实验结果表明,与以前技术相比,文章方法的硬件开销和设计复杂度更低。 展开更多
关键词 延时故障检测 稳定性检测器 在线检测 硬件开销
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基于路径敏化的多熵源软PUF
8
作者 汪鹏君 陈佳 +3 位作者 张跃军 庄友谊 李乐薇 倪力 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2022年第6期58-66,共9页
物理不可克隆函数作为一种芯片指纹,已经在信息安全领域获得了广泛应用。但是,目前主流物理不可克隆函数需要设计独特的硬件结构以获取特征信息,在极端开销受限系统方面的应用面临着巨大的挑战。故以路径敏化为研究对象,结合器件延迟偏... 物理不可克隆函数作为一种芯片指纹,已经在信息安全领域获得了广泛应用。但是,目前主流物理不可克隆函数需要设计独特的硬件结构以获取特征信息,在极端开销受限系统方面的应用面临着巨大的挑战。故以路径敏化为研究对象,结合器件延迟偏差特性与寄存器采样不确定性,提出一种从已有硬件结构中提取偏差数据的多熵源软物理不可克隆函数设计方案。该方案首先选择若干组测试激励敏化目标路径,建立物理不可克隆函数响应与芯片特征的映射关系;然后分别在电路网表中插入扫描链结构,在触发器采样阶段施加不同超频时钟信号,提取芯片的异常数据;最后将其与标准输出进行对比,统计不同时钟频率下的错误路径条数,并进行随机组合获取物理不可克隆函数响应。实验结果表明,所提物理不可克隆函数惟一性为47.58%,随机性为49.7%,且具有抗机器学习攻击的能力。 展开更多
关键词 软物理不可克隆函数 路径敏化 多熵源 低硬件开销 扫描链
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一种低功耗低成本测试图形的生成方法
9
作者 王烨 梁峰 +1 位作者 闫丹 雷绍充 《西安交通大学学报》 EI CAS CSCD 北大核心 2017年第12期14-21,48,共9页
针对半导体器件特征尺寸小、集成电路集成度和复杂度高导致的芯片测试功耗高、面积开销和测试数据量大等问题,提出了一种带广播结构的低功耗低成本内建自测试的测试图形生成方法,给出了硬件实现方式和测试方案。首先,该方法通过一个异... 针对半导体器件特征尺寸小、集成电路集成度和复杂度高导致的芯片测试功耗高、面积开销和测试数据量大等问题,提出了一种带广播结构的低功耗低成本内建自测试的测试图形生成方法,给出了硬件实现方式和测试方案。首先,该方法通过一个异或网络将线性反馈移位寄存器(LFSR)结构和Johnson计数器相结合,产生具有多维单输入跳变(MSIC)特性的测试向量;然后,通过复用测试生成结构,广播电路将测试向量扩展为能够填充更多扫描链的基于广播的多维单输入跳变(BMSIC)测试图形,从而减小了测试图形生成电路的面积开销;最后,以ISCAS’89系列中较大的5款电路为对象实验,结果表明,与MSIC测试生成电路相比,BMSIC测试图形生成方法可在确保低功耗高故障覆盖率基础上,减小50%左右的电路面积开销。 展开更多
关键词 测试图形生成 内建自测试 广播电路 低功耗 低成本 高故障覆盖率
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