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专用集成电路的设计验证方法及一种实际的通用微处理器设计的多级验证体系 被引量:3
1
作者 杨文华 罗晓沛 《计算机研究与发展》 EI CSCD 北大核心 1999年第6期764-768,共5页
随着专用集成电路制造工艺及设计方法的飞速发展,片上系统可集成的功能越来越多,规模越来越大,设计验证越来越复杂,只有使用先进的设计验证方法充分地验证其设计,才能保证一次投片成功.文中针对专用集成电路设计验证的各种方法和... 随着专用集成电路制造工艺及设计方法的飞速发展,片上系统可集成的功能越来越多,规模越来越大,设计验证越来越复杂,只有使用先进的设计验证方法充分地验证其设计,才能保证一次投片成功.文中针对专用集成电路设计验证的各种方法和一种实际的通用微处理器设计的多级验证体系作了专门的描述,对片上系统设计者在构建自己的设计验证方案。 展开更多
关键词 专用集成电路 软件模拟 形式验证 微处理器 设计
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基于Veloce仿真器的DDR3 SDRAM故障模拟IP核设计
2
作者 田毅 刘畅 +1 位作者 谢莉 马世耀 《电子器件》 CAS 2024年第2期338-343,共6页
DDR3 SDRAM在高安全领域仍有广泛应用,为了在系统设计早期评估存储器故障对系统的影响,基于Veloce硬件仿真器设计了故障模拟IP核。该IP核基于Tcl脚本和BackDoor技术开发故障生成模块,能够模拟存储器器件软错误和硬错误故障;利用Tk工具... DDR3 SDRAM在高安全领域仍有广泛应用,为了在系统设计早期评估存储器故障对系统的影响,基于Veloce硬件仿真器设计了故障模拟IP核。该IP核基于Tcl脚本和BackDoor技术开发故障生成模块,能够模拟存储器器件软错误和硬错误故障;利用Tk工具箱整合了操作流程,提供了GUI操作界面,可设置故障发生的时机和故障点位。实验表明,该设计可以在仿真器中实现对该类存储器的故障模拟。 展开更多
关键词 硬件仿真 故障模拟 DDR3 SDRAM IP核
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基于轨迹的车对车无线信道建模及硬件模拟 被引量:5
3
作者 黄文清 李伟东 +3 位作者 郭放 朱秋明 陈小敏 马田源 《电子测量与仪器学报》 CSCD 北大核心 2019年第8期55-62,共8页
针对车对车通信信道场景复杂多变且不易用硬件模拟复现的特点,通过引入车辆行驶速度及方向二维参数,构建了一种基于几何随机方法的非平稳多输入多输出信道简化模型,该模型可支持移动发射端和移动接收端任意运动轨迹。在此基础上,设计并... 针对车对车通信信道场景复杂多变且不易用硬件模拟复现的特点,通过引入车辆行驶速度及方向二维参数,构建了一种基于几何随机方法的非平稳多输入多输出信道简化模型,该模型可支持移动发射端和移动接收端任意运动轨迹。在此基础上,设计并实现了一个基于现场可编程逻辑阵列器件硬件平台的车车信道模拟器方案,并给出了离散化信道参数的计算和硬件模拟方法。实测结果表明,该模拟器输出的时延功率谱和多普勒功率谱能够有效模拟车车动态场景下信道的非平稳特性,并且与理论仿真结果相吻合,因而可用于车载通信设备的方案验证、算法优化和性能测试等领域。 展开更多
关键词 车对车 多输入多输出 信道建模 几何随机模型 硬件模拟
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单粒子瞬态效应硬件注入模型实现和仿真 被引量:4
4
作者 周婉婷 靳丽娜 叶世旺 《微电子学与计算机》 CSCD 北大核心 2014年第9期84-87,共4页
基于量化组合逻辑门延迟思想和扫描测试的方法,提出了一种适用于FPGA硬件模拟单粒子瞬态效应的门级注入模型.该模型考虑了电气掩蔽效应对脉冲传输的影响,通过该模型可以对组合电路任意逻辑门进行错误注入.基于该模型对ISCAS’85基准电... 基于量化组合逻辑门延迟思想和扫描测试的方法,提出了一种适用于FPGA硬件模拟单粒子瞬态效应的门级注入模型.该模型考虑了电气掩蔽效应对脉冲传输的影响,通过该模型可以对组合电路任意逻辑门进行错误注入.基于该模型对ISCAS’85基准电路进行单粒子瞬态的研究,实验结果表明该脉冲产生方法高效,注入速度达到105 faults/s. 展开更多
关键词 单粒子瞬态效应 扫描测试 FPGA 硬件模拟
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10/100 Base-T以太网物理层的硬件验证 被引量:3
5
作者 吴亮 叶凡 +1 位作者 任俊彦 郑国祥 《微电子学》 CAS CSCD 北大核心 2006年第2期136-140,144,共6页
以10/100 Base-T以太网物理层的设计为基础,分别介绍了系统级芯片数字部分的硬件加速仿真,及借助FPGA实现数模混合验证的方法,并得出了两种验证方法的对比。最后,给出了10/100 Base-T以太网物理层芯片的流片结果。测试表明,整个系统的... 以10/100 Base-T以太网物理层的设计为基础,分别介绍了系统级芯片数字部分的硬件加速仿真,及借助FPGA实现数模混合验证的方法,并得出了两种验证方法的对比。最后,给出了10/100 Base-T以太网物理层芯片的流片结果。测试表明,整个系统的性能达到了设计要求。 展开更多
关键词 10/100 BASE-T 以太网物理层 验证 硬件仿真 现场可编程门阵列
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ASIC硬件仿真技术 被引量:1
6
作者 孙绪红 陈书明 +1 位作者 曾献君 陈吉华 《计算机工程与科学》 CSCD 2000年第5期74-76,共3页
本文阐述了硬件仿真原理和方法 ,以一个 ASIC设计为例 ,重点描述了硬件仿真应用过程中的几项技术 ,分析了实际应用效果。
关键词 ASIC 专用集成电路 硬件 仿真设计
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现代物流中心计算机管理与控制系统
7
作者 谢伟 吴敏 《电脑与信息技术》 2008年第5期50-54,共5页
计算机管理和控制系统是自动化物流系统中的重要组成部分,其管理与控制水平取决于自动化物流系统的自动化水平。自动化物流系统采用集成化物流库存管理和控制系统(WMS/WCS)与用户单位企业资源计划系统(ERP)相接,WMS开始应用于物流中心,... 计算机管理和控制系统是自动化物流系统中的重要组成部分,其管理与控制水平取决于自动化物流系统的自动化水平。自动化物流系统采用集成化物流库存管理和控制系统(WMS/WCS)与用户单位企业资源计划系统(ERP)相接,WMS开始应用于物流中心,经过我们在北京、上海和湖南长沙所承建相关工程项目的实践证明,效果良好,又便于操作,受到广大用户的欢迎。 展开更多
关键词 WMS 集成化 模块 软件结构 硬件结构 监控 仿真
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面向硬件仿真的SystemVerilog断言检查电路生成研究
8
作者 魏启欣 《信息技术》 2011年第2期40-43,共4页
提出了一种针对SystemVerilog断言的断言检查电路综合方法。综合而成的断言检查电路可以被用于硬件仿真中。方法基于移位寄存器链保存电路信号的历史数据,并利用断言电路间寄存器共用减少硬件资源使用。实验结果表明,与已有的断言综合... 提出了一种针对SystemVerilog断言的断言检查电路综合方法。综合而成的断言检查电路可以被用于硬件仿真中。方法基于移位寄存器链保存电路信号的历史数据,并利用断言电路间寄存器共用减少硬件资源使用。实验结果表明,与已有的断言综合方法比较,本方法具有有效性。 展开更多
关键词 SystemVerilog断言 硬件仿真 检查电路
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故障攻击硬件仿真中低成本电路状态控制方法
9
作者 刘强 李博超 《河海大学学报(自然科学版)》 CAS CSCD 北大核心 2019年第6期555-559,共5页
为了解决基于FPGA的故障注入攻击仿真中,由于使用全扫描方法处理待测电路造成的逻辑资源消耗大的问题,提出一种用部分扫描电路实现电路状态完全可控的方法,即在任何时刻都可以改变电路中所有触发器的值,模拟故障注入攻击,进而在设计阶... 为了解决基于FPGA的故障注入攻击仿真中,由于使用全扫描方法处理待测电路造成的逻辑资源消耗大的问题,提出一种用部分扫描电路实现电路状态完全可控的方法,即在任何时刻都可以改变电路中所有触发器的值,模拟故障注入攻击,进而在设计阶段对集成电路的安全性进行早期评估。将电路抽象为图,扩展平衡结构部分扫描测试方法,通过扫描触发器选择和触发器使能添加实现对所有触发器的同时控制。采用SAT可满足性算法,基于电路逻辑产生故障测试矢量集,实现故障注入仿真。结果表明,相较于全扫描电路,部分扫描方法以新增少量输入端口为代价,平均减少28.04%的扫描触发器,进而降低故障注入攻击硬件仿真的逻辑资源消耗。 展开更多
关键词 计算机辅助技术 部分扫描 故障注入攻击 硬件仿真 状态控制 可满足性问题
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浮点乘加部件延迟对浮点性能影响的研究
10
作者 何军 田增 +1 位作者 郭勇 陈诚 《计算机工程》 CAS CSCD 2013年第7期311-313,317,共4页
浮点融合乘加部件会增加独立浮点加减法、乘法等运算延迟。为克服该缺陷,研究将乘加部件独立乘法、加减法等运算延迟由6拍减为4拍时对浮点性能的影响。以某支持乘加运算的国产处理器为基础,修改相关的RTL级设计代码,利用硬件仿真加速器... 浮点融合乘加部件会增加独立浮点加减法、乘法等运算延迟。为克服该缺陷,研究将乘加部件独立乘法、加减法等运算延迟由6拍减为4拍时对浮点性能的影响。以某支持乘加运算的国产处理器为基础,修改相关的RTL级设计代码,利用硬件仿真加速器平台,对SPEC CPU2000浮点测试课题进行评估。实验结果表明,该延迟优化有利于提高浮点性能,最大提高5.25%,平均提高1.61%。 展开更多
关键词 浮点加法 浮点乘法 融合乘加 硬件仿真 浮点性能 运算延迟
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一种高速缓冲存储器的可综合伪随机功能验证方法
11
作者 张建民 张峻 +2 位作者 夏军 庞征斌 徐炜遐 《上海交通大学学报》 EI CAS CSCD 北大核心 2013年第1期123-128,共6页
针对微处理器的高速缓冲存储器(Cache),提出了一种可综合的伪随机功能验证方法,对其在实际芯片中的性能进行测试,并与常见的基于软件模拟的随机功能验证方法进行了对比.结果表明,与基于软件模拟的伪随机功能验证方法相比,所提出的可综... 针对微处理器的高速缓冲存储器(Cache),提出了一种可综合的伪随机功能验证方法,对其在实际芯片中的性能进行测试,并与常见的基于软件模拟的随机功能验证方法进行了对比.结果表明,与基于软件模拟的伪随机功能验证方法相比,所提出的可综合伪随机验证方法的处理速度快约3个数量级,并且能够发现更多的功能错误. 展开更多
关键词 高速缓冲存储器 功能验证 伪随机激励 硬件仿真
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面向处理器的系统级模拟、仿真及调试技术——基于软硬件协同设计的新方法 被引量:7
12
作者 崔光佐 程旭 +1 位作者 佟冬 刘强 《计算机研究与发展》 EI CSCD 北大核心 2001年第3期361-367,共7页
基于软硬件协同设计技术提出了基于系统的模拟仿真和调试方法 (SSED) ,其基本思想是 :在模拟和仿真时建立真实的运行环境 ;利用可重定目标编译器和汇编器生成器将 C应用程序转换成汇编语言、执行代码及模拟和仿真的输入向量 ;利用时间... 基于软硬件协同设计技术提出了基于系统的模拟仿真和调试方法 (SSED) ,其基本思想是 :在模拟和仿真时建立真实的运行环境 ;利用可重定目标编译器和汇编器生成器将 C应用程序转换成汇编语言、执行代码及模拟和仿真的输入向量 ;利用时间模型进行汇编级调试 ;对运行结果进行分析 .利用该方法设计 Jbcore16的过程说明 ,该方法可进一步加速处理器的逻辑验证 。 展开更多
关键词 微处理器 系统级模拟 仿真 调试 软件 硬件 协同设计
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跳频信号的仿真模拟 被引量:6
13
作者 余莉 杨景曙 +1 位作者 竺小松 朱庆龙 《电讯技术》 北大核心 2001年第4期70-74,共5页
本文介绍了跳频信号及跳频信号仿真模拟的原理 ,提出了具体的实施方案 ,分析了实施中存在的问题 ,并给出了相应的解决方法及仿真结果。
关键词 跳频通信 跳频信号 通信信号仿真模拟
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基于FPGA阵列的超大规模SoC验证平台 被引量:3
14
作者 凌翔 胡剑浩 王剑 《系统仿真学报》 EI CAS CSCD 北大核心 2007年第9期1967-1970,共4页
介绍了超大规模片上系统(SoC)验证平台的设计与实现。该验证平台采用多片现场可编程逻辑门阵列(FPGA)构成超大规模FPGA阵列,针对SoC的典型特点设计了平台拓扑结构和组成单元。该验证平台仿真规模大、互连资源丰富、工作频率高、扩展灵... 介绍了超大规模片上系统(SoC)验证平台的设计与实现。该验证平台采用多片现场可编程逻辑门阵列(FPGA)构成超大规模FPGA阵列,针对SoC的典型特点设计了平台拓扑结构和组成单元。该验证平台仿真规模大、互连资源丰富、工作频率高、扩展灵活。应用实例表明该平台具有良好的实用价值。 展开更多
关键词 片上系统 验证平台 仿真 现场可编程逻辑门阵列 原型验证 软硬件协同仿真
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Direct Draw技术在多光谱图像实时显示中的应用 被引量:2
15
作者 王沛 袁晓兵 《光学精密工程》 EI CAS CSCD 1999年第4期42-47,共6页
在高分辨率成像光谱仪的工作中,要求在不影响诸如采集、存储等优先级高的工作条件下,实时显示多光谱图像,用传统的 G D I 是无法实现的。文中提出的 Direct Draw 理论和实现方法,可实时显示多光谱图像并已应用于863... 在高分辨率成像光谱仪的工作中,要求在不影响诸如采集、存储等优先级高的工作条件下,实时显示多光谱图像,用传统的 G D I 是无法实现的。文中提出的 Direct Draw 理论和实现方法,可实时显示多光谱图像并已应用于863 - 2 高分辨率成像光谱仪系统中。 展开更多
关键词 DIRECTDRAW 硬件抽象层 硬件仿真层 DMA
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使用DirectX实现高速实时数据的动态图形显示 被引量:2
16
作者 刘波 《计算机与网络》 2000年第10期26-26,28,共2页
文中介绍了如何使用DirectX实现采样数据的图形实时显示,介绍了DirectDraw的结构和实现过程,并且介绍了一个使用DirectX实现的人体信号的图形实时显示。
关键词 动态图形显示 DIRECTX 实时数据 程序设计
全文增补中
面向战术互联网半实物仿真的子网接入方法 被引量:2
17
作者 吴海乔 李慧博 +1 位作者 栗苹 龚鹏 《兵工学报》 EI CAS CSCD 北大核心 2020年第S02期265-274,共10页
半实物仿真技术是大规模通信网络性能研究的重要手段,可很好地实现仿真精度和评估成本之间的均衡。现有半实物仿真平台/技术实现真实子网的接入时需要对接入设备的协议进行解析,限制了其在战术互联网半实物仿真测试中的应用。提出一种基... 半实物仿真技术是大规模通信网络性能研究的重要手段,可很好地实现仿真精度和评估成本之间的均衡。现有半实物仿真平台/技术实现真实子网的接入时需要对接入设备的协议进行解析,限制了其在战术互联网半实物仿真测试中的应用。提出一种基于QualNet真实子网接入的网络半实物仿真方法,通过构建真实-虚拟网关映射表的方式将真实网络与虚拟网络进行无缝连接,解决真实网络、虚拟网络之间数据交互的路由寻址问题,实现在无需对真实设备的路由协议解析下接入真实子网。仿真实验结果表明:此半实物仿真接口消除了对接入真实子网的路由协议限制;为构建真实子网接入的网络半实物仿真系统提供了行之有效的途径,进一步完善、丰富了网络半实物仿真在战术互联网研究中的应用。 展开更多
关键词 战术互联网 半实物仿真 真实子网接入 半实物仿真接口 QUALNET
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一种基于容器的低轨卫星网络协议测试床 被引量:1
18
作者 潘恬 李星辰 +3 位作者 薛文浩 边子政 黄韬 刘韵洁 《计算机学报》 EI CAS CSCD 北大核心 2022年第9期2029-2046,共18页
近年来,以SpaceX为代表的商业航天公司提出了多个超大规模低轨卫星星座组网计划.卫星路由器是构建卫星互联网的关键基础设施.考虑到卫星路由器高昂的研制和发射成本,在卫星发射之前预先在地面上做好卫星星座的组网仿真和半实物接入验证... 近年来,以SpaceX为代表的商业航天公司提出了多个超大规模低轨卫星星座组网计划.卫星路由器是构建卫星互联网的关键基础设施.考虑到卫星路由器高昂的研制和发射成本,在卫星发射之前预先在地面上做好卫星星座的组网仿真和半实物接入验证具有重要意义.相比传统地面网络的仿真验证,卫星星座组网仿真面临高动态拓扑、超大组网规模、真实流量承载仿真以及半实物接入验证等需求和挑战.目前已知的地面网络通用仿真工具(如QualNet、NS2/NS3、OPNET、Mininet)均无法同时满足上述仿真要求,实现对超大规模动态卫星网络节点的真实协议栈验证.我们针对以上需求,吸收离散事件模拟和虚拟化仿真的思想,以容器为载体,设计并实现了一种低轨卫星网络协议测试床.在控制平面,系统基于卫星星座的数学建模,在内部时钟节拍驱动下生成链路通断的离散事件,精确描述星座拓扑的规律变化.在数据平面,系统使用Docker容器实现卫星和地面终端,使用Linux虚拟网络设备实现星间和星地链路,并基于隧道协议实现系统的分布式部署和半实物仿真,使其具备优秀的横向扩容能力,从而解决超大组网规模下的单机仿真性能瓶颈.为了充分挖掘多核处理器的计算潜力,系统基于多线程对仿真过程中产生的大量离散仿真事件进行高并发调度.实验结果显示,在多核处理器主机上,该仿真测试床能够同时运行3276个网络节点并承载1.6 Gbps的真实流量.与单线程实现比较,多线程的任务并发处理机制使得CPU利用率提高了45%,仿真场景创建时间缩短了56%. 展开更多
关键词 低轨卫星网络 容器 虚拟网络设备 拓扑变化 多线程 分布式部署 半实物仿真 数字孪生
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TikTak: A Scalable Simulator of Wireless Sensor Networks Including Hardware/Software Interaction
19
作者 Francesco Menichelli Mauro Olivieri 《Wireless Sensor Network》 2010年第11期815-822,共8页
We present a simulation framework for wireless sensor networks developed to allow the design exploration and the complete microprocessor-instruction-level debug of network formation, data congestion, nodes interaction... We present a simulation framework for wireless sensor networks developed to allow the design exploration and the complete microprocessor-instruction-level debug of network formation, data congestion, nodes interaction, all in one simulation environment. A specifically innovative feature is the co-emulation of selected nodes at clock-cycle-accurate hardware processing level, allowing code debug and exact execution latency evaluation (considering both protocol stack and application), together with other nodes at abstract protocol level, meeting a designer’s needs of simulation speed, scalability and reliability. The simulator is centered on the Zigbee protocol and can be retargeted for different node micro-architectures. 展开更多
关键词 WSN Simulation hardware-Software Co-emulation
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基于FPGA的粗粒度可重构系统拓扑网络结构开发 被引量:2
20
作者 庞科 史再峰 +1 位作者 周佳慧 陈可鑫 《天津大学学报(自然科学与工程技术版)》 EI CSCD 北大核心 2018年第5期507-516,共10页
针对粗粒度可重构系统架构的应用开发,本文提出了一个基于FPGA的粗粒度可重构系统架构验证平台及相应的互连拓扑网络结构开发流程.基于FPGA开发板,构建粗粒度可重构系统的验证模块及模块之间的拓扑互连被自动插入从而生成该系统架构的... 针对粗粒度可重构系统架构的应用开发,本文提出了一个基于FPGA的粗粒度可重构系统架构验证平台及相应的互连拓扑网络结构开发流程.基于FPGA开发板,构建粗粒度可重构系统的验证模块及模块之间的拓扑互连被自动插入从而生成该系统架构的硬件验证平台.针对不同的应用,该平台可以根据拓扑开发流程对不同拓扑互连策略下粗粒度可重构系统架构的性能和功耗进行评估分析.大量实验表明:CGRA的互连网络对该系统架构的性能和功耗有着巨大的影响,最适宜的粗粒度可重构体系架构的互连策略取决于所选的拓扑结构.根据评估所获得的系统性能、功耗以及FPGA资源占用率,设计者可以在较短的开发时间内准确地确定该应用最适宜的粗粒度可重构系统的拓扑互连策略. 展开更多
关键词 粗粒度可重构系统硬件验证平台 拓扑开发流程 互连拓扑网络结构
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