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SoC设计中的时钟低功耗技术 被引量:10
1
作者 王延升 刘雷波 《计算机工程》 CAS CSCD 北大核心 2009年第24期257-258,261,共3页
针对时钟网络在SoC芯片中的作用和时钟网络自身的特点,研究并实现3种时钟低功耗技术,包括在系统级采用动态时钟管理技术动态地关断和配置芯片内各模块的时钟,在逻辑综合时基于功耗优化工具Power Compiler插入门控时钟单元,在时钟树综合... 针对时钟网络在SoC芯片中的作用和时钟网络自身的特点,研究并实现3种时钟低功耗技术,包括在系统级采用动态时钟管理技术动态地关断和配置芯片内各模块的时钟,在逻辑综合时基于功耗优化工具Power Compiler插入门控时钟单元,在时钟树综合时以时钟树规模为目标进行低功耗时钟树综合。在音视频解码芯片的设计中采用以上3种技术,结果表明其功耗优化效果明显。 展开更多
关键词 时钟 动态时钟管理 门控时钟 低功耗时钟树综合
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一种扩展的片上实时调试系统设计 被引量:8
2
作者 赵岩 张果 +1 位作者 张春 王志华 《计算机工程》 EI CAS CSCD 北大核心 2006年第8期283-284,F0003,共3页
提出了一种为不支持调试模式的CPU扩展调试功能的系统设计方法。该方法在保持原CPU结构性和完整性的情况下,在片上增加了CPU监视/运行分析模块、调试控制模块、时钟/复位管理和JTAG兼容的调试访问接口,用较少的硬件开销实现了指令/数据... 提出了一种为不支持调试模式的CPU扩展调试功能的系统设计方法。该方法在保持原CPU结构性和完整性的情况下,在片上增加了CPU监视/运行分析模块、调试控制模块、时钟/复位管理和JTAG兼容的调试访问接口,用较少的硬件开销实现了指令/数据断点、单步、运行/停止、CPU复位、查看CPU核心寄存器、读取/修改外部存储器以及在线编程等功能,且调试命令的设置和执行完全独立于CPU,保证了CPU运行的实时性。 展开更多
关键词 调试模式 片上调试系统 门控时钟 JTAG
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基于门控时钟技术的IC低功耗设计 被引量:3
3
作者 田素雷 张勇 +1 位作者 张磊 曹纯 《无线电工程》 2010年第5期57-60,共4页
随着数字集成电路(IC)设计的规模不断增加,降低功耗变得愈加重要。通过对门控时钟技术实现方法的分析,介绍了门控时钟技术降低功耗的有效性。通过应用实例,对逻辑设计门控和存储器门控的具体实现方法进行了详细分析,证明了门控时钟技术... 随着数字集成电路(IC)设计的规模不断增加,降低功耗变得愈加重要。通过对门控时钟技术实现方法的分析,介绍了门控时钟技术降低功耗的有效性。通过应用实例,对逻辑设计门控和存储器门控的具体实现方法进行了详细分析,证明了门控时钟技术能够在不增加物理设计复杂度的前提下,有效降低功耗。同时门控时钟技术还可以改善时序和芯片面积,对现有设计流程不会造成任何影响。 展开更多
关键词 门控时钟 低功耗 时钟树 时序检查
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基于FPGA的SOC原型验证时钟方案研究 被引量:1
4
作者 李文晶 《中国集成电路》 2022年第12期51-55,共5页
在基于FPGA的SOC原型验证过程中,由于SOC芯片的时钟网络比较庞大并且复杂,不能直接用在FPGA芯片上,所以需要对原型验证时钟方案进行研究。本文针对SOC芯片原型验证的时钟方案,从时钟网络简化、多片FPGA时钟同步、门控时钟转换和时钟降... 在基于FPGA的SOC原型验证过程中,由于SOC芯片的时钟网络比较庞大并且复杂,不能直接用在FPGA芯片上,所以需要对原型验证时钟方案进行研究。本文针对SOC芯片原型验证的时钟方案,从时钟网络简化、多片FPGA时钟同步、门控时钟转换和时钟降频四个方面来分析,给出一套完整的时钟解决方案及设计方法。 展开更多
关键词 SOC原型验证 FPGA 时钟网络 时钟同步 门控时钟 时钟降频
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基于模拟退火与合并代价反标的低功耗门控时钟布线算法(英文) 被引量:1
5
作者 段炼 许浒 +1 位作者 王逵 程旭 《北京大学学报(自然科学版)》 EI CAS CSCD 北大核心 2007年第5期694-702,共9页
传统的时钟树布线算法可以扩展应用于门控时钟,例如在自底向上的合并过程中采用最小化合并电容方式。然而,当前点的合并,会影响到上层点的门控情况变化,虽然在局部合并时是最优的,却可能恶化时钟树整体功耗。针对该问题,提出了一种零时... 传统的时钟树布线算法可以扩展应用于门控时钟,例如在自底向上的合并过程中采用最小化合并电容方式。然而,当前点的合并,会影响到上层点的门控情况变化,虽然在局部合并时是最优的,却可能恶化时钟树整体功耗。针对该问题,提出了一种零时钟扭斜门控时钟布线算法,使用上一轮时钟树的布线结果估算上述影响所造成的合并代价变化。由于算法需要多轮反复计算,因此使用模拟退火方法,在每一次循环时重建时钟树结构,通过上一轮反标的合并代价信息进行优化,评估每一轮的结果,并生成新的约束供下一轮使用。实验结果表明,与传统的Greedy-DME算法相比,该算法可以获得至多23%的功耗优化。 展开更多
关键词 门控时钟 时钟布线 时钟扭斜 低功耗
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面向SDR应用的多核DSP低功耗设计 被引量:2
6
作者 徐力 史少波 王沁 《电子科技大学学报》 EI CAS CSCD 北大核心 2012年第1期136-141,共6页
多核DSP已成为软件无线电技术(SDR)的重要组成部分,主要负责通信系统中的基带数字信号处理。通信系统对于功耗有严格要求,使得面向软件无线电应用的多核DSP低功耗研究变得越来越重要。根据基带数字信号的处理特点,设计了基于数据和任务... 多核DSP已成为软件无线电技术(SDR)的重要组成部分,主要负责通信系统中的基带数字信号处理。通信系统对于功耗有严格要求,使得面向软件无线电应用的多核DSP低功耗研究变得越来越重要。根据基带数字信号的处理特点,设计了基于数据和任务驱动门控时钟的特殊指令及相关硬件功能部件。多核DSP通过执行特殊指令调用时钟控制单元,适时开启和关闭DSP核,从而降低多核DSP的功耗。针对目标多核DSP的实验表明,采用该设计方法能有效地降低多核DSP的平均功耗。 展开更多
关键词 数据驱动 门控时钟 低功耗设计 多核DSP 软件无线电 任务驱动
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SMS4密码算法的低功耗实现 被引量:1
7
作者 李刚 方东博 沈海斌 《计算机工程》 CAS CSCD 北大核心 2011年第21期94-96,99,共4页
根据实际应用场景,提出一种SMS4密码算法的低功耗实现方法。通过对前后分组加解密数据的密钥进行对比分析,有选择地对上一次操作结果进行复用,同时辅以动态时钟管理、操作数隔离、门控时钟等低功耗设计技术降低功耗。实验结果表明,该实... 根据实际应用场景,提出一种SMS4密码算法的低功耗实现方法。通过对前后分组加解密数据的密钥进行对比分析,有选择地对上一次操作结果进行复用,同时辅以动态时钟管理、操作数隔离、门控时钟等低功耗设计技术降低功耗。实验结果表明,该实现方法比原算法降低65%的功耗,等效门数减少13%。 展开更多
关键词 无线局域网 SMS4算法 低功耗 门控时钟 动态时钟管理
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CMOS电路的低功耗逻辑综合 被引量:1
8
作者 刘丹单 邬齐荣 +1 位作者 马瑶 龚敏 《四川大学学报(自然科学版)》 CAS CSCD 北大核心 2007年第1期106-110,共5页
针对CMOS电路的功耗来源提出了一种低功耗综合流程.这种综合流程在不改变原有电路设计的前提下同时采用了门控时钟、操作数隔离和门级功率优化来降低功耗.对一个PTC(PWM/Timer/Counter)控制器的仿真表明,这种流程可以降低电路功耗57%,... 针对CMOS电路的功耗来源提出了一种低功耗综合流程.这种综合流程在不改变原有电路设计的前提下同时采用了门控时钟、操作数隔离和门级功率优化来降低功耗.对一个PTC(PWM/Timer/Counter)控制器的仿真表明,这种流程可以降低电路功耗57%,与仅使用门控时钟的流程相比可以进一步降低电路功耗21%. 展开更多
关键词 逻辑综合 低功耗 门控时钟 操作数隔离 门级功率优化
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基于区域分割技术的硬件木马检测方法 被引量:1
9
作者 迟归鹏 于宗光 +1 位作者 周昱 雷淑岚 《半导体技术》 CSCD 北大核心 2017年第7期555-560,共6页
提出了一种基于区域分割技术的硬件木马检测方法,通过电路设计和检测相结合的方式,在电路内植入能生成多种测试向量的自测试模块,且不同测试向量可使目标区域电路内部节点在工作时具有高、低翻转率的差异,采用区域独立供电网络设计及门... 提出了一种基于区域分割技术的硬件木马检测方法,通过电路设计和检测相结合的方式,在电路内植入能生成多种测试向量的自测试模块,且不同测试向量可使目标区域电路内部节点在工作时具有高、低翻转率的差异,采用区域独立供电网络设计及门控时钟控制区域分时工作等方法,提高由硬件木马产生的侧信道数据在整体电路侧信道数据中所占的比重,使含有硬件木马电路的侧信道数据与正常数据差异明显,从而更易于鉴别隐藏于电路中的硬件木马。仿真测试结果表明,本方法最高可检测出占总体电路规模0.3%的时序逻辑型硬件木马,与传统的硬件木马检测方式相比,明显提高了硬件木马检测的分辨率。 展开更多
关键词 硬件木马 区域分割 电源隔离 门控时钟 侧信道分析
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NBTI效应对时钟树门控时钟偏移的影响
10
作者 陈寿面 李小进 《集成电路应用》 2017年第12期24-28,共5页
负偏压不稳定性(NBTI)会造成PMOS器件退化,导致电路性能下降。时钟树网络是同步时序电路的关键,随着电路工作时间推移,NBTI会造成时钟树时钟偏移改变,降低时序电路的整体性能,严重造成电路失效。依据40 nm CMOS工艺NBTI反应/扩散(RD)静... 负偏压不稳定性(NBTI)会造成PMOS器件退化,导致电路性能下降。时钟树网络是同步时序电路的关键,随着电路工作时间推移,NBTI会造成时钟树时钟偏移改变,降低时序电路的整体性能,严重造成电路失效。依据40 nm CMOS工艺NBTI反应/扩散(RD)静动态模型对反相器的传递延迟进行建模,将反相器延迟表征成负载电容、输入转换时间和阈值电压变化的函数,并应用于带门控时钟网络分析,发现通过网络负载调整可以有效缓解NBTI效应对时钟树时钟偏移的影响。 展开更多
关键词 NBTI 时钟偏移 门控时钟 反应/扩散(RD) 建模
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数据缓冲器的低功耗设计
11
作者 李莉 沈绪榜 +2 位作者 钱刚 许琪 王忠 《计算机研究与发展》 EI CSCD 北大核心 2004年第4期761-766,共6页
首先介绍“九五”期间研制的LSMPP协处理器的数据缓冲器的功能与设计 ,并从降低活动因子的角度提出了一种针对低功耗的改进 ,如果阵列的大小为N×N ,则功耗可以降低到“九五”期间方案的 1/N 然后又提出一种针对引出头的减少的改... 首先介绍“九五”期间研制的LSMPP协处理器的数据缓冲器的功能与设计 ,并从降低活动因子的角度提出了一种针对低功耗的改进 ,如果阵列的大小为N×N ,则功耗可以降低到“九五”期间方案的 1/N 然后又提出一种针对引出头的减少的改进方法 ,引出头的减少是与互连方案有关的 ,一路串行互连方案可以减少 4N个 ,两路并行互连方案可以减少 8N个 最后提出了一种新的数据缓冲器的设计方案 ,每一时刻只有一个PE的数据缓冲器是传送数据的 ,功耗降低为“九五”期间方案的 1/ (N×N) 。 展开更多
关键词 数据缓冲器 处理元 阵列 低功耗 门控时钟
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基于时钟的低功耗动态管理方法研究
12
作者 林健 姜黎 《电子与封装》 2024年第5期53-58,共6页
在集成电路设计过程中,随着其集成度的不断提高,功耗也成为了不得不考虑的问题。介绍了当前低功耗技术的研究现状,描述了低功耗的设计方法。在低功耗门控时钟技术的基础上提出了一种基于时钟的低功耗动态管理方法,在ADP036DSP芯片中集... 在集成电路设计过程中,随着其集成度的不断提高,功耗也成为了不得不考虑的问题。介绍了当前低功耗技术的研究现状,描述了低功耗的设计方法。在低功耗门控时钟技术的基础上提出了一种基于时钟的低功耗动态管理方法,在ADP036DSP芯片中集成了一个低功耗模块,低功耗模块有3种不同的工作模式,即IDLE、STANDBY、HALT模式,用户可通过对寄存器的配置,进入到不同的低功耗模式。仿真结果表明,低功耗模式能够被正常唤醒,且能够有效降低功耗。 展开更多
关键词 门控时钟技术 低功耗 动态管理
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芯片设计中的功耗估计与优化技术 被引量:4
13
作者 于立波 《中国集成电路》 2010年第6期37-43,共7页
在芯片设计中,低功耗一直是一个重要的目标,受到封装、供电、散热的约束,并且最大功耗限制越来越严格。在本文中,首先讨论了芯片中的功耗来源。接着,阐述了在设计过程初期可以采用的几项可以降低功耗的技巧。本文提出的方法用于架构设... 在芯片设计中,低功耗一直是一个重要的目标,受到封装、供电、散热的约束,并且最大功耗限制越来越严格。在本文中,首先讨论了芯片中的功耗来源。接着,阐述了在设计过程初期可以采用的几项可以降低功耗的技巧。本文提出的方法用于架构设计和前段设计的初期,如功耗估计、低功耗架构优化和时钟门控等。 展开更多
关键词 低功耗设计 功耗估计 功耗优化 时钟门控
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高速门控时钟信号发生器 被引量:2
14
作者 安琪 陈虎城 +1 位作者 张鹏杰 王砚方 《核电子学与探测技术》 CAS CSCD 北大核心 1998年第2期113-115,共3页
本文介绍了一个基于ECLinPS数字集成电路和ECL延迟线的高速门控时钟信号发生器。使用这种门控时钟发生器可以有效地解决一些数字系统的同步问题。文中给出一个应用实例,其同步误差小于30ps。
关键词 系统同步 门控时钟 信号发生器 数字系统
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A 10 Gb/s burst-mode clock and data recovery circuit
15
作者 顾皋蔚 朱恩 +1 位作者 林叶 刘文松 《Journal of Semiconductors》 EI CAS CSCD 2012年第7期126-130,共5页
We introduce a gated oscillator based on XONR/XOR cells and illustrate its working process. A halfrate BM-CDR circuit based on the proposed oscillator is designed, and the design is implemented in SMIC 0.13 μm CMOS t... We introduce a gated oscillator based on XONR/XOR cells and illustrate its working process. A halfrate BM-CDR circuit based on the proposed oscillator is designed, and the design is implemented in SMIC 0.13 μm CMOS technology occupying an area of 675 ×25 μm2. The measured results show that this circuit can recover clock and data from each 10 Gbit/s burst-mode data packet within 5 bits, and the recovered data pass eye-mask test defined in IEEE standard 802.3av. 展开更多
关键词 IOG-EPON clock and data recovery BURST-MODE gated voltage-controlled-oscillator frequencylocked loop
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基于时钟移相相或的高精度脉冲对产生方法 被引量:1
16
作者 崔伟 商洁 +2 位作者 范松涛 王新伟 周燕 《探测与控制学报》 CSCD 北大核心 2017年第2期111-114,共4页
针对超分辨率三维选通成像中同步控制脉冲对精度低的问题,提出了时钟移相相或的高精度脉冲对产生方法。该方法首先对可编程器件的系统时钟进行等差相位的数字移相产生多路时钟信号,再根据脉冲对中延时值和脉宽值选择对应的两路时钟产生... 针对超分辨率三维选通成像中同步控制脉冲对精度低的问题,提出了时钟移相相或的高精度脉冲对产生方法。该方法首先对可编程器件的系统时钟进行等差相位的数字移相产生多路时钟信号,再根据脉冲对中延时值和脉宽值选择对应的两路时钟产生脉宽信号,最后将两路脉宽信号进行相或运算得到高精度的脉冲对信号。实验表明,该方法可以将延时和脉宽的控制精度提高到1ns,优于传统脉冲产生方法的5ns精度,使超分辨率三维选通成像系统在直径2.5m视场内的距离分辨率达到1cm,为对更小目标进行成像和识别提供技术基础。 展开更多
关键词 超分辨率三维选通成像 脉冲对精度 时钟移相相或
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