一种快速SIMD浮点乘加器的设计与实现 被引量：5

1

作者 吴铁彬 刘衡竹 +2 位作者 杨惠 张剑锋 侯申 《计算机工程与科学》 CSCD 北大核心 2012年第1期69-73,共5页

本文设计和实现了5级全流水SIMD浮点乘加器,支持双精度和双单精度浮点乘法、乘累加(减)操作,用Modelsim和NC Verilog测试和验证了RTL代码实现,基于65nm工艺采用Synopsys公司的Design Complier工具综合硬件实现,运行频率可达714.286MHz... 本文设计和实现了5级全流水SIMD浮点乘加器,支持双精度和双单精度浮点乘法、乘累加(减)操作,用Modelsim和NC Verilog测试和验证了RTL代码实现,基于65nm工艺采用Synopsys公司的Design Complier工具综合硬件实现,运行频率可达714.286MHz。结果表明,相比文献[3]中经典的低延迟乘加结构,在相同综合条件下性能提升了17.89%,面积增加了6.61%,功耗降低了25.08%。 展开更多

关键词 浮点乘法 浮点乘累加 SIMD 双单精度

下载PDF 职称材料

一种快速浮点乘法单元的设计与实现 被引量：4

2

作者 杜慧敏 马超 《西安邮电学院学报》 2013年第1期62-66,0,共5页

以自主设计的图形处理单元(Graphic Processing Unit,GPU)所需求的浮点乘法处理能力为目标,设计并实现了6级全流水线的单精度浮点乘法器,其部分积生成采用修正的Booth编码算法,部分积压缩采用4-2和3-2混合Wallace树结构。使用Synopsys的... 以自主设计的图形处理单元(Graphic Processing Unit,GPU)所需求的浮点乘法处理能力为目标,设计并实现了6级全流水线的单精度浮点乘法器,其部分积生成采用修正的Booth编码算法,部分积压缩采用4-2和3-2混合Wallace树结构。使用Synopsys的VCS完成待测设计的功能验证,使用Design Complier工具在0.13um工艺库下实现设计综合,可以达到2.7Gflops的处理速度,符合图形处理器的要求。 展开更多

关键词 浮点乘法 BOOTH编码 部分积压缩 DC综合

下载PDF 职称材料

分离通路浮点乘加器设计与实现 被引量：1

3

作者 何军 黄永勤 朱英 《计算机科学》 CSCD 北大核心 2013年第8期28-33,共6页

针对传统浮点融合乘加器会增加独立浮点加减法、乘法等运算延迟的缺点,首先设计并实现了一种分离通路浮点乘加器SPFMA,通过分离乘法和加法通路,在保持融合乘加运算延迟6拍延迟不变的情况下,将独立乘法和加法等运算延迟由6拍减为4拍,克... 针对传统浮点融合乘加器会增加独立浮点加减法、乘法等运算延迟的缺点,首先设计并实现了一种分离通路浮点乘加器SPFMA,通过分离乘法和加法通路,在保持融合乘加运算延迟6拍延迟不变的情况下,将独立乘法和加法等运算延迟由6拍减为4拍,克服了传统融合乘加器的缺点。然后经专用工艺单元库逻辑综合评估,SPFMA可工作在1.2GHz以上,面积60779.44um2。最后在硬件仿真加速器平台上运行SPEC CPU2000浮点测试课题对其进行性能评估,结果表明所有浮点课题性能均有所提高,最大提高5.25%,平均提高1.61%,证明SPFMA可进一步提高浮点性能。 展开更多

关键词 浮点加法 浮点乘法 融合乘加 分离通路 浮点性能 运算延迟

下载PDF 职称材料

浮点乘加部件延迟对浮点性能影响的研究

4

作者 何军 田增 +1 位作者 郭勇 陈诚 《计算机工程》 CAS CSCD 2013年第7期311-313,317,共4页

浮点融合乘加部件会增加独立浮点加减法、乘法等运算延迟。为克服该缺陷,研究将乘加部件独立乘法、加减法等运算延迟由6拍减为4拍时对浮点性能的影响。以某支持乘加运算的国产处理器为基础,修改相关的RTL级设计代码,利用硬件仿真加速器... 浮点融合乘加部件会增加独立浮点加减法、乘法等运算延迟。为克服该缺陷,研究将乘加部件独立乘法、加减法等运算延迟由6拍减为4拍时对浮点性能的影响。以某支持乘加运算的国产处理器为基础,修改相关的RTL级设计代码,利用硬件仿真加速器平台,对SPEC CPU2000浮点测试课题进行评估。实验结果表明,该延迟优化有利于提高浮点性能,最大提高5.25%,平均提高1.61%。 展开更多

关键词 浮点加法 浮点乘法 融合乘加 硬件仿真 浮点性能 运算延迟

下载PDF 职称材料

基于FPGA的电力电子系统电磁暂态实时仿真通用解算器 被引量：3

5

作者 周斌 汪光森 +2 位作者 李卫超 王志伟 揭贵生 《电工技术学报》 EI CSCD 北大核心 2023年第14期3862-3874,共13页

电力电子系统较高的开关频率给传统以CPU为计算核心的电磁暂态(EMT)实时仿真带来了挑战。为了实现小步长实时仿真,该文提出并实现一款基于FPGA的EMT实时仿真解算器。该解算器的通用化框架分为离线和在线两部分,离线程序能够自动获取仿... 电力电子系统较高的开关频率给传统以CPU为计算核心的电磁暂态(EMT)实时仿真带来了挑战。为了实现小步长实时仿真,该文提出并实现一款基于FPGA的EMT实时仿真解算器。该解算器的通用化框架分为离线和在线两部分,离线程序能够自动获取仿真模型的参数并生成计算数据,在线程序能够自动配置计算资源与控制逻辑。为了提高仿真速度,还提出一种低延迟的单周期浮点累加方法,用于构建解算器的基本计算单元。基于Xilinx Virtex7 xc7vx485t型FPGA芯片的评估与分析结果表明:相比某商业FPGA实时仿真解算器,该文解算器的仿真速度提高了一倍,仿真规模增加了29.69%~79.17%。最后,还通过两种电力电子变换器的实时仿真测试,验证了它的实际性能。所提解算器能够达到400 MHz的运行速度、100 ns级的仿真步长并保持较高的仿真精度,具有通用性强、自动化程度高、配置灵活等特点。 展开更多

关键词 电力电子系统 FPGA 实时仿真 通用解算器 浮点数乘累加

下载PDF 职称材料

M-DSP中高性能浮点乘加器的设计与实现 被引量：1

6

作者 车文博 刘衡竹 田甜 《计算机应用》 CSCD 北大核心 2016年第8期2213-2218,共6页

针对高性能M型数字信号处理器(M-DSP)对浮点运算的性能、面积和功耗要求,研究分析了M-DSP总体结构和浮点运算的指令特点,设计和实现了一种高性能低功耗的浮点乘累加器(FMAC)。该乘加器采用单、双精度通路分离的主体结构,分为六级流水站... 针对高性能M型数字信号处理器(M-DSP)对浮点运算的性能、面积和功耗要求,研究分析了M-DSP总体结构和浮点运算的指令特点,设计和实现了一种高性能低功耗的浮点乘累加器(FMAC)。该乘加器采用单、双精度通路分离的主体结构,分为六级流水站执行,对乘法器、对阶移位等关键模块进行了复用设计,支持双精度和单精度浮点乘法、乘累加、乘累减、单精度点积和复数运算。对所设计的乘加器进行了全面的验证,基于45 nm工艺采用Synopsys公司的Design Compiler工具综合所设计的代码,综合结果表明运行频率可达1 GHz,单元面积36 856μm2;与FT-XDSP中的乘加器相比,面积节省了12.95%,关键路径长度减少了2.17%。 展开更多

关键词 浮点乘法 浮点乘累加器 浮点点积 布斯算法 IEEE754

下载PDF 职称材料

基于混合压缩结构的新型浮点乘法器设计 被引量：3

7

作者 姚上上 沈立 《微电子学与计算机》 2021年第9期74-78,共5页

为了进一步提高浮点乘法器的性能,缩短浮点乘法器关键路径延时,提出了一种基于新型4-2压缩器和5-2压缩器的混合压缩结构.在Xillinx的xc7a35tcsg324开发板上,基于该结构实现了IEEE754标准的32位浮点乘法器.相较于现有的压缩方式,提出的... 为了进一步提高浮点乘法器的性能,缩短浮点乘法器关键路径延时,提出了一种基于新型4-2压缩器和5-2压缩器的混合压缩结构.在Xillinx的xc7a35tcsg324开发板上,基于该结构实现了IEEE754标准的32位浮点乘法器.相较于现有的压缩方式,提出的新型压缩结构相较于现有的压缩方式,所使用的LUT资源减少了45,关键路径延时减少了0.004 ns.与传统浮点乘法器相比,关键路径延时由6.022 ns缩短至4.673 ns,提升了浮点乘法器的运算性能. 展开更多

关键词 4-2压缩器 5-2压缩器 WALLACE树 浮点乘法器

下载PDF 职称材料

一种关于浮点乘加的测试方法

8

作者 王俊 文延华 漆锋滨 《计算机工程与应用》 CSCD 北大核心 2006年第5期85-87,116,共4页

目前浮点乘加部件的算法研究和实现已成为高性能微处理器研究的热点之一,对其进行测试也显得尤为重要和必要。论文介绍了一种浮点乘加的测试方法,并从特殊值和随机数两个角度进行测试。

关键词 浮点乘加 中间乘积 随机数值

下载PDF 职称材料

面向E量级超算的并行循环压缩浮点乘加校验结构

9

作者 高剑刚 刘骁 +1 位作者 郑方 唐勇 《计算机学报》 EI CAS CSCD 北大核心 2023年第6期1103-1120,共18页

E量级超算面临超十亿浮点融合乘加(Fused Multiply-Add,FMA)部件同时运行的严峻挑战,单个FMA检错率的少量变化可引起系统可用性的较大变动.E级超算核心的高运行频率、实时校验需求对校验逻辑时序提出了更高的要求.同时,E级超算需要控制... E量级超算面临超十亿浮点融合乘加(Fused Multiply-Add,FMA)部件同时运行的严峻挑战,单个FMA检错率的少量变化可引起系统可用性的较大变动.E级超算核心的高运行频率、实时校验需求对校验逻辑时序提出了更高的要求.同时,E级超算需要控制系统规模,同芯片面积下集成的核心数目更多,片上资源较为紧张.因此,FMA校验设计需要在保证错误检测能力的前提下,对校验逻辑的时序、面积开销进行控制.本文提出了并行循环4:2压缩结构.余数系统模数增大后,并行循环4:2压缩结构能在降低余数生成逻辑的时序、面积开销的同时,提升余数系统的检错能力.本文还对余数域中的FMA尾数运算进行研究,提出了取反符号扩展操作、乘法尾数、加法尾数的余数域加速变换.实验结果表明,本文提出的并行循环4:2混合压缩余数生成逻辑较模加器树余数生成逻辑、CSA(Carry Saved Adder) 3:2压缩余数生成逻辑分别最多可取得19.64%、6.75%的时序优化和71%、18.18%的面积优化.基于并行循环4:2压缩树的模63余数校验在面积开销、检错率、系统可用性上均优于IBM采用的模15浮点FMA校验设计,面积开销、检错率优化效果分别能达到67.61%、5%,系统可用性优化最多可达49.6%. 展开更多

关键词 浮点融合乘加 可用性 浮点校验 模加器 并行循环压缩

下载PDF 职称材料

电力系统对称分量法的实现研究 被引量：1

10

作者 刘健 李思颖 《华北理工大学学报（自然科学版）》 CAS 2018年第3期94-99,共6页

电力系统运行的稳定性和安全性事关重大,三相不平衡是能够影响电力系统安全的重要问题。对称分量法是研究三相不平衡问题的基本方法。本文论述了一种基于FPGA实现对称分量运算的方案,通过分析运算公式引出方案的设计思想,并描述了以浮... 电力系统运行的稳定性和安全性事关重大,三相不平衡是能够影响电力系统安全的重要问题。对称分量法是研究三相不平衡问题的基本方法。本文论述了一种基于FPGA实现对称分量运算的方案,通过分析运算公式引出方案的设计思想,并描述了以浮点复数乘加器为核心的具体实现方法。给出浮点复数乘加器的运行机制后,论述了浮点型乘法器和加法器的结构和执行过程。本方案已通过Altera公司的Cyclone Ⅱ芯片实现。可以快速、精确地实现算法,且实时性强,具有可扩展性。 展开更多

关键词 对称分量法 FPGA 浮点复数乘加器

下载PDF 职称材料

一种改进的浮点乘加器结构的延时分析

11

作者 靳战鹏 沈绪榜 田芳芳 《计算机应用研究》 CSCD 北大核心 2006年第6期85-87,120,共4页

针对一种改进的浮点乘加器结构,对关键路径的延时进行定量的估算,并将其与传统乘加器结构的延时进行比较。

关键词 浮点乘加器 关键路径 前导零 延时

下载PDF 职称材料

基于AltiVec技术的浮点乘加单元的设计

12

作者 赵明亮 樊晓桠 +1 位作者 黄小平 姚涛 《计算机测量与控制》 CSCD 北大核心 2010年第1期153-156,共4页

Alti Vec技术是为提高PowerPC的向量处理能力而对PowerPC指令集体系结构的扩展;浮点乘加单元是向量处理单元的主要构成部分,设计一种基于Alti Vec技术的向量浮点乘加单元;在基本浮点乘加器的基础上,提出了java模式下对非规格化数的预规... Alti Vec技术是为提高PowerPC的向量处理能力而对PowerPC指令集体系结构的扩展;浮点乘加单元是向量处理单元的主要构成部分,设计一种基于Alti Vec技术的向量浮点乘加单元;在基本浮点乘加器的基础上,提出了java模式下对非规格化数的预规格化处理;设计采用了一种半并行的结构,与传统的全并行结构相比可以节省一半的硬件面积;时钟频率为266 MHz时,java模式下5拍可以完成,非java模式下4拍可以完成。 展开更多

关键词 AltiVec 浮点乘加器 java模式 预规格化

下载PDF 职称材料

一种低成本128位高精度浮点SIMD乘加单元的设计与实现

13

作者 黄立波 王志英 +1 位作者 沈立 马胜 《计算机工程与科学》 CSCD 北大核心 2012年第9期71-76,共6页

SIMD单元集成已经成为提高处理器性能的重要途径之一。虽然定点SIMD单元的硬件复用低成本设计技术已经较为成熟,但是,大部分浮点SIMD单元的硬件设计还停留在简单的硬件复制方法上。本文针对日益增长的128位高精度浮点操作的计算需求,提... SIMD单元集成已经成为提高处理器性能的重要途径之一。虽然定点SIMD单元的硬件复用低成本设计技术已经较为成熟,但是,大部分浮点SIMD单元的硬件设计还停留在简单的硬件复制方法上。本文针对日益增长的128位高精度浮点操作的计算需求,提出了其相应的SIMD低成本硬件结构方案。综合实验结果表明,所提出的SIMD浮点乘加单元比传统128位高精度浮点乘加单元具有更加优化的性能与面积参数。 展开更多

关键词 浮点乘加 单指令多数据 四精度

下载PDF 职称材料

高性能多通道浮点乘加器

14

作者 罗旻 沈绪榜 高德远 《计算机工程与应用》 CSCD 北大核心 2006年第12期12-15,26,共5页

随着面向数字信号处理以及其他相关领域的专用微处理技术的发展,浮点乘加运算变得日益重要。该操作将乘法和加法相融合,节省了整个运算的执行延时。基于多通路的思想,文章提出了一种改进的多通道浮点乘加器结构。根据对阶时A相对于B... 随着面向数字信号处理以及其他相关领域的专用微处理技术的发展,浮点乘加运算变得日益重要。该操作将乘法和加法相融合,节省了整个运算的执行延时。基于多通路的思想,文章提出了一种改进的多通道浮点乘加器结构。根据对阶时A相对于B×C乘积的位置,将整个处理过程分为四条数据通路,采用不同的数据处理通路,避免了不必要的处理延时。通过对比得出:多通道浮点乘加器无论在速度以及功耗上,都具有一定的优势。 展开更多

关键词 浮点乘加器 多通道 低功耗 数字信号处理

下载PDF 职称材料

32kb／s　ADPCM中高速乘法器的设计

15

作者 韩雁 宋杭宾 +1 位作者 姚庆栋 戴文琪 《电子学报》 EI CAS CSCD 北大核心 1995年第2期98-100,共3页

本文介绍了６０路３２ｋｂ／ｓＡＤＰＣＭ专用芯片中的高速乘法器的逻辑设计和提高运算速度的方法。通过优化设计，该乘法器运算速度高，电路简单，对芯片制造工艺要求不高。

关键词 浮点乘 乘法器 设计

下载PDF 职称材料