32位浮点阵列乘法器的设计及算法比较 被引量：10

1

作者 傅志晖 程东方 +3 位作者 梅其元 李娇 薛忠杰 吴鼎祥 《微电子学》 CAS CSCD 北大核心 2003年第3期190-195,共6页

　讨论了乘法器用于补码运算的几种算法。通过比较,发现改进型Booth算法是较为理想的算法。该算法在不考虑乘数和被乘数符号的情况下,都可以用统一的步骤来完成乘法运算,而且无需对乘积作任何修正,这极大地提高了乘法器的运算速度。结... 　讨论了乘法器用于补码运算的几种算法。通过比较,发现改进型Booth算法是较为理想的算法。该算法在不考虑乘数和被乘数符号的情况下,都可以用统一的步骤来完成乘法运算,而且无需对乘积作任何修正,这极大地提高了乘法器的运算速度。结合改进型Booth算法,设计了一个高性能32位浮点阵列乘法器,它能在单个时钟周期内完成一次24位整数乘或32位浮点乘。该乘法器适于VLSI实现,已被应用于DSP芯片设计之中。 展开更多

关键词 32位浮点阵列乘法器 改进型Booth算法 浮点运算 乘法阵列 运算速度 DSP芯片

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嵌入式软件浮点运算精度分析 被引量：8

2

作者 刘增明 张文山 《航空兵器》 2010年第3期42-45,共4页

在嵌入式软件的设计过程中,如何在有限的硬件资源条件下提高软件的运算精度,是影响软件性能的一个重要问题。本文从标准的浮点数据结构原理和基础的浮点运算原理入手,对嵌入式软件中浮点运算的精度问题进行了分析,对影响软件运算精度的... 在嵌入式软件的设计过程中,如何在有限的硬件资源条件下提高软件的运算精度,是影响软件性能的一个重要问题。本文从标准的浮点数据结构原理和基础的浮点运算原理入手,对嵌入式软件中浮点运算的精度问题进行了分析,对影响软件运算精度的因素进行了研究,并有针对性地提出了一些优化的思路和改进的建议。 展开更多

关键词 嵌入式软件 浮点运算 运算精度

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基于FPGA的高速浮点FFT的实现研究 被引量：7

3

作者 刘健 史彩娟 赵丽莉 《微型机与应用》 2012年第14期79-81,84,共4页

研究了利用FPGA实现浮点FFT的技术,提出了一种循环控制、RAM访问和蝶形运算三大模块以流水线方式协同工作的方案,结合数据缓冲和并行处理技术,讨论了蝶形运算单元的工作机制。浮点乘法器采用并行Booth编码和3级Wallace压缩树的结构,浮... 研究了利用FPGA实现浮点FFT的技术,提出了一种循环控制、RAM访问和蝶形运算三大模块以流水线方式协同工作的方案,结合数据缓冲和并行处理技术,讨论了蝶形运算单元的工作机制。浮点乘法器采用并行Booth编码和3级Wallace压缩树的结构,浮点加法器中采用独立的定点加法器和减法器,使运算得以高速进行。RAM读/写时序和运算参数都可利用寄存器设置。本设计已在Cyclone-Ⅱ系列芯片EP2C8Q208中实现,200MHz主频下,采用外部RAM,完成1024点复数FFT只需750μs。 展开更多

关键词 FPGA 浮点FFT 蝶形运算 BOOTH编码 Wallace压缩树

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快速浮点除法运算及其在单片机上的实现 被引量：4

4

作者 陈森林 田华 《陕西师范大学学报（自然科学版）》 CAS CSCD 北大核心 2004年第2期43-45,共3页

给出了一种在单片机上快速实现浮点除法运算的方法.该方法通过存储除数与20,2-1,2-2,…的临时乘积,能有效减少除法运算过程中的移位操作.理论分析及实验结果表明,该方法可以提高运算速度及算法的效率,这对浮点除法运算的软硬件实现有指... 给出了一种在单片机上快速实现浮点除法运算的方法.该方法通过存储除数与20,2-1,2-2,…的临时乘积,能有效减少除法运算过程中的移位操作.理论分析及实验结果表明,该方法可以提高运算速度及算法的效率,这对浮点除法运算的软硬件实现有指导作用. 展开更多

关键词 单片机 浮点运算 快速除法运算 存储表示

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基于GPU的稀疏矩阵存储格式优化研究 被引量：5

5

作者 杨世伟 蒋国平 +1 位作者 宋玉蓉 涂潇 《计算机工程》 CAS CSCD 北大核心 2019年第9期23-31,39,共10页

稀疏矩阵存储格式中的稀疏矩阵向量乘(SpMV)计算效率低下,且分块行列(BRC)存储格式的计算结果缺少再现性和确定性。为此,提出一种改进的BRCP存储格式。采用不同的二维分块策略,根据矩阵各行非零元素分布的统计特性自适应调节分块参数,提... 稀疏矩阵存储格式中的稀疏矩阵向量乘(SpMV)计算效率低下,且分块行列(BRC)存储格式的计算结果缺少再现性和确定性。为此,提出一种改进的BRCP存储格式。采用不同的二维分块策略,根据矩阵各行非零元素分布的统计特性自适应调节分块参数,提高SpMV在GPU平台上的并行性,并设计基于快速分段求和算法的GPU内核函数,保证计算结果的确定性及其在不同GPU平台上的再现性。实验结果表明,BRCP存储格式具有较高的计算效率,相比BRC存储格式可减少并行环境中的SpMV计算误差,并提高PageRank排序的准确率。 展开更多

关键词 稀疏矩阵向量乘 计算统一设备架构 图形处理器 存储格式 浮点运算

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基于FPGA的激光陀螺信号高速解调滤波设计 被引量：5

6

作者 温锋 李锦明 《电子技术应用》 北大核心 2014年第1期90-92,96,共4页

在FPGA中实现DSP和计算机常用的IEEE单精度32位浮点表示方式,通过模块化设计,能够进行相关的浮点加法和乘法操作。利用内部逻辑单元、乘法器、ROM、RAM等资源,经过正确的逻辑控制和可靠的时序设计,设计了一个能对激光陀螺信号进行高速... 在FPGA中实现DSP和计算机常用的IEEE单精度32位浮点表示方式,通过模块化设计,能够进行相关的浮点加法和乘法操作。利用内部逻辑单元、乘法器、ROM、RAM等资源,经过正确的逻辑控制和可靠的时序设计,设计了一个能对激光陀螺信号进行高速、精确滤波的专用滤波器,并且更简便实现后续DSP或计算机对滤波数据的格式处理。 展开更多

关键词 激光陀螺 浮点运算 数字滤波器 FPGA

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快速相对移位法浮点多字节开平方运算 被引量：4

7

作者 陈宇 王遵立 《数据采集与处理》 CSCD 1997年第1期9-13,共5页

介绍一种可在微型机上由汇编语言完成的快速多字节浮点开平方运算方法，它具有精度高、速度快和使用方便等特点，解决了快速四则运算，特别是乘除法运算之后，为快速的函数运算，如Y＝sin（X）等打下了基础。要解决函数的快速运算，函... 介绍一种可在微型机上由汇编语言完成的快速多字节浮点开平方运算方法，它具有精度高、速度快和使用方便等特点，解决了快速四则运算，特别是乘除法运算之后，为快速的函数运算，如Y＝sin（X）等打下了基础。要解决函数的快速运算，函数所采用的方法及其数学构造很重要。但是作为其基础，大量使用的四则运算及开平方运算的速度也是问题的关键所在。 展开更多

关键词 计算方法 浮点运算 开平方 算法 相对移位法

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基于FPGA的浮点算法在图像处理中的应用 被引量：2

8

作者 曾祥萍 杨涛 《光电技术应用》 2006年第1期43-46,共4页

针对数字图像本身存在的特点,提出了一种基于FPGA的浮点运算方法.该方法根据数字图像中像素点的坐标值和灰度值均为正整数的特点,利用FPGA中较易实现的定点乘法、加减运算和移位操作来实现浮点运算.这种浮点运算方法能够克服传统的浮点... 针对数字图像本身存在的特点,提出了一种基于FPGA的浮点运算方法.该方法根据数字图像中像素点的坐标值和灰度值均为正整数的特点,利用FPGA中较易实现的定点乘法、加减运算和移位操作来实现浮点运算.这种浮点运算方法能够克服传统的浮点运算结构复杂,延时长,难以保证结果的实时性等严重不足.该算法已成功应用于以XC2S200-5PQ208为核心处理器的实时图像消旋系统中,并用ModelSim SE仿真软件进行仿真.实验结果表明,该算法原理简单,速度快,精度可调,适于实时图像处理. 展开更多

关键词 图像处理 FPGA 浮点运算 实时处理

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神经网络训练处理器的浮点运算优化架构

9

作者 张立博 李昌伟 +2 位作者 齐伟 王刚 戚鲁凤 《计算机测量与控制》 2023年第6期176-182,共7页

针对神经网络训练加速器中存在权重梯度计算效率低的问题,设计了一种高性能卷积神经网络(CNN)训练处理器的浮点运算优化架构;在分析CNN训练架构基本原理的基础上,提出了包括32 bit、24 bit、16 bit和混合精度的训练优化架构,从而找到适... 针对神经网络训练加速器中存在权重梯度计算效率低的问题,设计了一种高性能卷积神经网络(CNN)训练处理器的浮点运算优化架构;在分析CNN训练架构基本原理的基础上,提出了包括32 bit、24 bit、16 bit和混合精度的训练优化架构,从而找到适用于低能耗且更小尺寸边缘设备的最佳浮点格式;通过现场可编程门阵列(FPGA)验证了加速器引擎可用于MNIST手写数字数据集的推理和训练,利用24 bit自定义浮点格式与16 bit脑浮点格式相结合构成混合卷积24 bit浮点格式的准确率可达到93%以上;运用台积电55 nm芯片实现优化混合精度加速器,训练每幅图像的能耗为8.51μJ。 展开更多

关键词 卷积神经网络 浮点运算 加速器 权重梯度 处理器

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波束控制算法在FPGA中的实现 被引量：3

10

作者 简育华 付学斌 席安安 《火控雷达技术》 2009年第4期57-61,共5页

从工程实践角度出发,提出了一种对某雷达波束控制算法进行优化改进的方法。利用定点乘加器完成浮点运算,并在FPGA中进行了仿真及实现。在保证精度的前提下,提高了算法运行效率,缩短了系统配相时间,完成了硬件平台的更新。

关键词 波束控制 现场可编程门阵列 定点运算 浮点运算

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基于FPGA的电力系统谐波检测算法研究及实现 被引量：3

11

作者 宋泽琳 郑恩让 马令坤 《化工自动化及仪表》 CAS 北大核心 2011年第6期713-717,共5页

针对谐波检测系统中FFT运算器实时性差和精度低的问题,基于FPGA采用了浮点运算、并行操作和流水线结构相结合的方法,最大限度地提高谐波检测的精度和速度。FFT运算器用VHDL语言设计实现,采用EP2C35F672C6芯片进行综合实现,通过quartus I... 针对谐波检测系统中FFT运算器实时性差和精度低的问题,基于FPGA采用了浮点运算、并行操作和流水线结构相结合的方法,最大限度地提高谐波检测的精度和速度。FFT运算器用VHDL语言设计实现,采用EP2C35F672C6芯片进行综合实现,通过quartus II7.2工具进行时序仿真。仿真结果表明,当系统工作频率为100MHz时,完成1 024点浮点数的FFT需要67μs,此处理时间远小于1 024点序列的采样时间,满足了谐波检测系统实时性的要求。 展开更多

关键词 谐波检测 FPGA 浮点运算 并行操作 流水线结构

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基于FPGA的PID神经元网络控制器设计 被引量：3

12

作者 栗素娟 何谷慧 阎保定 《自动化技术与应用》 2008年第9期11-13,5,共4页

本文介绍了一种将PID控制规律与神经元网络相结合的方法,即PID神经元网络,之后采用硬件语言进行描述的方法将其在FPGA中实现。采用modelsim 6.0对其进行仿真验证并在Quartus II 6.0平台上进行综合,最终形成一个被灵活调用的IP核。同时,... 本文介绍了一种将PID控制规律与神经元网络相结合的方法,即PID神经元网络,之后采用硬件语言进行描述的方法将其在FPGA中实现。采用modelsim 6.0对其进行仿真验证并在Quartus II 6.0平台上进行综合,最终形成一个被灵活调用的IP核。同时,基于FPGA所实现的IP核具有很好的可移植性和复用性,适合应用到各种智能控制系统中,从而提高控制系统的实时性,具有广泛的推广应用价值。 展开更多

关键词 PID神经元 FPGA IP核 浮点运算

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一种双精度浮点乘法器的设计 被引量：2

13

作者 何晶 韩月秋 《微电子学》 CAS CSCD 北大核心 2003年第4期331-334,共4页

　设计了一个双精度浮点乘法器。该器件采用改进的BOOTH算法产生部分积,用阵列和树的混合结构实现对部分积的相加,同时,还采用了快速的四舍五入算法,以提高乘法器的性能。把设计的乘法器分为4级流水线,用FPGA进行了仿真验证,结果正确;并... 　设计了一个双精度浮点乘法器。该器件采用改进的BOOTH算法产生部分积,用阵列和树的混合结构实现对部分积的相加,同时,还采用了快速的四舍五入算法,以提高乘法器的性能。把设计的乘法器分为4级流水线,用FPGA进行了仿真验证,结果正确;并对FPGA实现的时序结果进行了分析。 展开更多

关键词 浮点运算 BOOTH编码 IEEE舍入 浮点乘法器 阵列结构

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快速成型中一种改进的轮廓线生成算法 被引量：2

14

作者 曾小英 许小曙 谭正华 《计算机工程与应用》 CSCD 2014年第4期177-180,共4页

在对STL模型分层求交线过程中,针对三角面片的边与切平面很接近时,浮点运算引起的精度损失可能导致的错误交线问题,提出一种基于STL模型局部拓扑的分层算法。将所有可能引起错误交线的三角面片提取出来,建立拓扑结构,以接近切平面的边... 在对STL模型分层求交线过程中,针对三角面片的边与切平面很接近时,浮点运算引起的精度损失可能导致的错误交线问题,提出一种基于STL模型局部拓扑的分层算法。将所有可能引起错误交线的三角面片提取出来,建立拓扑结构,以接近切平面的边在切平面的投影替代交线,消除了由于浮点运算误差导致的轮廓线缺边和重边的错误。实验结果表明,该算法在计算出交线段集后不需要再进行修复,简单连接后就能得出正确的切片轮廓线。 展开更多

关键词 快速成型 切片轮廓线 三角面片 浮点运算 近似平行边

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数字自动增益控制FPGA设计 被引量：2

15

作者 申海伟 《现代导航》 2019年第1期51-55,共5页

针对数字自动增益控制设计存在迭代收敛的问题,本文设计了一种数字同步浮点计算自动增益控制的方法。通过浮点计算,可以准确的计算出增益控制字,实现高稳定度输出,同时使用同步处理减少因数据和增益控制字不同步带来的增益抖动。最后通... 针对数字自动增益控制设计存在迭代收敛的问题,本文设计了一种数字同步浮点计算自动增益控制的方法。通过浮点计算,可以准确的计算出增益控制字,实现高稳定度输出,同时使用同步处理减少因数据和增益控制字不同步带来的增益抖动。最后通过算法及FPGA硬件仿真验证了设计的有效性。 展开更多

关键词 自动增益控制 浮点运算 同步处理

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基于FPGA的浮点FIR滤波器的设计与实现 被引量：1

16

作者 朱蕾 王斌 《微电子学与计算机》 CSCD 北大核心 2007年第7期59-62,共4页

针对短波宽带接收机系统中信号动态范围大的特点,自定义了24位的浮点格式,并采用流水线技术设计了该格式浮点数的加法和乘法运算单元。在分析了各种FIR滤波器优缺点的基础上,结合FPGA的特点给出了转置型FIR校正滤波器设计方案。最后,以... 针对短波宽带接收机系统中信号动态范围大的特点,自定义了24位的浮点格式,并采用流水线技术设计了该格式浮点数的加法和乘法运算单元。在分析了各种FIR滤波器优缺点的基础上,结合FPGA的特点给出了转置型FIR校正滤波器设计方案。最后,以数据率为2.5MS/S的宽带信号为输入,Altera公司的EP2S60F672C5芯片为硬件平台仿真实现了10通道短波宽带接收机的250阶FIR校正滤波器,最高运行速率达到130MHz以上。 展开更多

关键词 浮点运算 FIR校正滤波器 流水线技术 短波宽带信号

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标志前缀加法器的结构优化设计 被引量：2

17

作者 许团辉 王玉艳 章建雄 《计算机工程》 CAS CSCD 北大核心 2010年第13期286-287,290,共3页

标志前缀加法器运算速度快但存在面积大的缺点。为满足实际应用中对浮点乘加单元面积的要求,对其进行结构优化得到基于Kogge-stone树结构的51位标志前缀加法器,采用模块级联减少运算单元个数,达到减小浮点乘加单元面积、降低功耗的目的... 标志前缀加法器运算速度快但存在面积大的缺点。为满足实际应用中对浮点乘加单元面积的要求,对其进行结构优化得到基于Kogge-stone树结构的51位标志前缀加法器,采用模块级联减少运算单元个数,达到减小浮点乘加单元面积、降低功耗的目的。在TMSC 0.18μm工艺下,该51位加法器的面积、总功耗、关键路径时延分别减少了10%,10.5%,6.4%。 展开更多

关键词 标志前缀加法器 浮点运算 结构优化

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单片机中的浮点乘法运算方法 被引量：1

18

作者 段国丽 张晓东 《江汉大学学报》 2001年第6期78-82,共5页

以 ＭＣＳ－９６系列单片机为例，介绍了浮点乘法运算原理，详细阐述了８０９８单片机三字节浮点乘法运算的设计方法及编程要领．

关键词 单片机 浮点数 浮点运算 浮点乘法运算 数据处理 计算方法 运算原理

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C语言浮点数探析 被引量：1

19

作者 郝丽萍 《广州番禺职业技术学院学报》 2010年第2期56-59,共4页

浮点数运算存在精度、比较以及舍入误差等方面的问题,而这些问题直接影响到学生对浮点数的理解和教学案例的准确性。针对这一情况,以C语言浮点数机制为研究基础,对浮点数的存储格式、有效位数、取值范围的含义、精度与应用等方面问题进... 浮点数运算存在精度、比较以及舍入误差等方面的问题,而这些问题直接影响到学生对浮点数的理解和教学案例的准确性。针对这一情况,以C语言浮点数机制为研究基础,对浮点数的存储格式、有效位数、取值范围的含义、精度与应用等方面问题进行实证研究,获得了一些有用的结果。 展开更多

关键词 浮点数 存储格式 有效位 取值范围 浮点数运算

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浮点乘加部件延迟对浮点性能影响的研究

20

作者 何军 田增 +1 位作者 郭勇 陈诚 《计算机工程》 CAS CSCD 2013年第7期311-313,317,共4页

浮点融合乘加部件会增加独立浮点加减法、乘法等运算延迟。为克服该缺陷,研究将乘加部件独立乘法、加减法等运算延迟由6拍减为4拍时对浮点性能的影响。以某支持乘加运算的国产处理器为基础,修改相关的RTL级设计代码,利用硬件仿真加速器... 浮点融合乘加部件会增加独立浮点加减法、乘法等运算延迟。为克服该缺陷,研究将乘加部件独立乘法、加减法等运算延迟由6拍减为4拍时对浮点性能的影响。以某支持乘加运算的国产处理器为基础,修改相关的RTL级设计代码,利用硬件仿真加速器平台,对SPEC CPU2000浮点测试课题进行评估。实验结果表明,该延迟优化有利于提高浮点性能,最大提高5.25%,平均提高1.61%。 展开更多

关键词 浮点加法 浮点乘法 融合乘加 硬件仿真 浮点性能 运算延迟

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