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题名一种高速浮点加法器的优化设计
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作者
冯为
王波
孙一
金西
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机构
中国科学技术大学物理系微电子学教研室
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出处
《电子测量技术》
2008年第11期4-8,共5页
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文摘
高性能浮点加法器是现代微处理器中的重要部件,是实时图像处理和数字信号处理的核心,同时也是微处理器数据处理的关键路径,其完成一次加法操作的周期基本决定了微处理器的主频。本文介绍了一种高速浮点加法器的优化设计,它通过采用基于Two-Path算法的错位并行改进算法;在前导零预测电路设计中采用并行预测;尾数的54位CLA加法器中采用NAND门来代替以前CLA中常用的NOT门和AND门等一系列的改进措施,从而提高了浮点加法器的速度,使得加法运算由传统的5周期变成3周期,经仿真验证后,加法器的频率能达到350MHz。经仿真验证后,采用逻辑门比传统的浮点加法算法节省了23%。
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关键词
浮点加法器
Two-Path算法
错位并行
NAND
前导零
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Keywords
float-point adder
Two-Path algorithm
parallel anticipation
NAND
leading-zero anticipatory circuit
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分类号
TN431.2
[电子电信—微电子学与固体电子学]
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