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重模多项式乘法在FPGA上的实现
1
作者
胡波
赵红芳
+1 位作者
冯春雨
王怀瑞
《东南大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2010年第A02期318-322,共5页
为降低基于重模多项式剩余类环矩阵的密码算法中乘法运算占用的硬件资源量,提出了一种剩余类环上乘法的流水线实现方法.该方法选用数模为216,多项式模为4次首一多项式的重模多项式剩余类环,对流水线设计进行了数学推导,给出了重模多项...
为降低基于重模多项式剩余类环矩阵的密码算法中乘法运算占用的硬件资源量,提出了一种剩余类环上乘法的流水线实现方法.该方法选用数模为216,多项式模为4次首一多项式的重模多项式剩余类环,对流水线设计进行了数学推导,给出了重模多项式剩余类环上可综合乘法模块和不可综合测试模块的Verilog HDL代码,并利用ModelSim软件进行仿真测试.测试结果表明,此方法不仅能够提高乘法运算的速度,而且将16位乘法器的数目从28个降到8个,大大降低了硬件资源消耗量,使得重模多项式剩余类环上矩阵乘法在一般的硬件电路中得以实现,为该类密码算法的推广和应用奠定了基础.
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关键词
重模多项式剩余类环
FPGA
集成电路
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职称材料
题名
重模多项式乘法在FPGA上的实现
1
作者
胡波
赵红芳
冯春雨
王怀瑞
机构
河北省科学院应用数学研究所
河北省数学研究中心
河北省科学院
石家庄开发区冀科双实科技有限公司
出处
《东南大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2010年第A02期318-322,共5页
基金
河北省自然科学基金数学研究专项资助项目(08M009)
文摘
为降低基于重模多项式剩余类环矩阵的密码算法中乘法运算占用的硬件资源量,提出了一种剩余类环上乘法的流水线实现方法.该方法选用数模为216,多项式模为4次首一多项式的重模多项式剩余类环,对流水线设计进行了数学推导,给出了重模多项式剩余类环上可综合乘法模块和不可综合测试模块的Verilog HDL代码,并利用ModelSim软件进行仿真测试.测试结果表明,此方法不仅能够提高乘法运算的速度,而且将16位乘法器的数目从28个降到8个,大大降低了硬件资源消耗量,使得重模多项式剩余类环上矩阵乘法在一般的硬件电路中得以实现,为该类密码算法的推广和应用奠定了基础.
关键词
重模多项式剩余类环
FPGA
集成电路
Keywords
double
-
module
polynomial
residue
class
ring
field
programmable
gate
array（FPGA）
integrated
circuit
分类号
U459.2 [建筑科学—桥梁与隧道工程]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
重模多项式乘法在FPGA上的实现
胡波
赵红芳
冯春雨
王怀瑞
《东南大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2010
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