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多径和噪声作用下延迟锁定环的测距误差分析 被引量:5
1
作者 宋茂忠 《数据采集与处理》 CSCD 2001年第1期72-76,共5页
在近距差分 GPS或者是基于移动通信网的 E911用户定位中 ,多径干扰都成为了主要测距误差源。为分析多径干扰对延迟锁定跟踪误差的影响 ,本文运用 Fokker- Planck方程分析了相干伪码跟踪环 (DL L )。导出了伪距误差概率密度函数解析表达... 在近距差分 GPS或者是基于移动通信网的 E911用户定位中 ,多径干扰都成为了主要测距误差源。为分析多径干扰对延迟锁定跟踪误差的影响 ,本文运用 Fokker- Planck方程分析了相干伪码跟踪环 (DL L )。导出了伪距误差概率密度函数解析表达式 ,给出了 M径条件下伪距误差均值与方差的简单计算公式。并证明存在一种二阶 DL L环 ,它的伪距变化率误差不受多径的影响 。 展开更多
关键词 延迟锁定环 全球定位系统 移动通信网 噪声 测距误差分析
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一种改进型PN码定时跟踪环 被引量:4
2
作者 罗武 王伟平 +1 位作者 董明科 梁庆林 《电子与信息学报》 EI CSCD 北大核心 2006年第4期675-679,共5页
该文提出和研究了一种用于直接序列扩频系统的全数字非相干PN码定时跟踪环,除利用超前/滞后支路相关值的差别外,它还利用了准时支路的相关值信息。理论分析和仿真结果表明,在典型AWGN信道条件下,新方案改善了环路性能,并且算法复杂度... 该文提出和研究了一种用于直接序列扩频系统的全数字非相干PN码定时跟踪环,除利用超前/滞后支路相关值的差别外,它还利用了准时支路的相关值信息。理论分析和仿真结果表明,在典型AWGN信道条件下,新方案改善了环路性能,并且算法复杂度明显降低。 展开更多
关键词 扩频通信 码分多址 定时同步 延迟锁相环
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用于新型符号的频偏补偿和解调的算法与电路
3
作者 林敏 史靖炜 +2 位作者 丁福建 姜帆 陈潇 《哈尔滨工业大学学报》 EI CAS CSCD 北大核心 2024年第5期121-129,共9页
为提高传统脉冲位置调制(pulse position modulation,PPM)符号的频谱效率,提出了一种新型码片内4-PPM符号调制方法,在实现1 Gbit/s通信速率的同时,又大大减少所需频谱资源。可在解调时,该符号调制的误码率性能受到发射端时钟和接收端本... 为提高传统脉冲位置调制(pulse position modulation,PPM)符号的频谱效率,提出了一种新型码片内4-PPM符号调制方法,在实现1 Gbit/s通信速率的同时,又大大减少所需频谱资源。可在解调时,该符号调制的误码率性能受到发射端时钟和接收端本地时钟之间的频率偏移的极大影响。针对此问题,又提出了一种在模拟域对该符号进行频偏补偿,并实现符号同步和高速数据解调的算法与电路。该电路系统通过消除接收数据和本地时钟的初始相差、提取两者的频偏信息、周期性改变本地时钟的瞬时相位3步实现频偏补偿,并同时在第3步利用本地时钟对接收数据进行解调。为提高相位插值器(phase interpolator,PI)的线性度,本文将延迟锁定环与PI相结合。在2π的插值范围内,实现插值区间32个,插值步长992个,分辨率2.016 ps,最大差分非线性(differential nonlinearity,DNL)0.183°,最大积分非线性(integral nonlinearity,INL)0.325°。此外,本文提出的相位控制算法有效避免了由电流毛刺所引起的输出相位突变。电路基于UMC 40 nm CMOS RF LP工艺进行设计与仿真。仿真结果表明:本文所提出的算法与电路,在典型工艺角下,将接收数据和本地时钟间的50×10^(-6)频率偏差度降至1.03×10^(-6),频偏补偿准确度达到97.94%,并实现1 Gbit/s的解调速率。该方法对高速PPM数据同步与解调具有良好的工程应用价值。 展开更多
关键词 脉冲位置调制 码片内脉冲位置调制 符号同步 频偏补偿 数据解调 相位插值器 延迟锁定环
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一种基于相位误差校正技术的快速启动晶体振荡器
4
作者 王子轩 王山虎 +5 位作者 王鑫 姚佳飞 张珺 胡善文 蔡志匡 郭宇锋 《电子学报》 EI CAS CSCD 北大核心 2024年第4期1182-1188,共7页
随着超低功耗(Ultra-Low Power,ULP)物联网(Internet of Things,IoT)系统的发展,采用能量注入技术的快速启动晶体振荡器因对IoT系统功耗影响巨大而逐渐成为研究热点.能量注入技术可以显著降低晶体振荡器的启动时间和启动能量,但是对注... 随着超低功耗(Ultra-Low Power,ULP)物联网(Internet of Things,IoT)系统的发展,采用能量注入技术的快速启动晶体振荡器因对IoT系统功耗影响巨大而逐渐成为研究热点.能量注入技术可以显著降低晶体振荡器的启动时间和启动能量,但是对注入源的精度要求苛刻.为了扩大注入频偏容限以及实现高注入效率,本文提出了一种基于延迟锁定环的相位误差校正技术.该技术将注入频偏容限扩大到2%,启动过程的非注入持续时间仅为4个周期,实现了高效注入.本文所述晶体振荡器采用40 nm CMOS工艺设计并流片.在1.0 V电源电压下采用24 MHz晶体进行测试,当注入频偏高达2%时,实现了7.2μs的启动时间,启动能量为5.1 nJ.相比同频偏下的传统注入方案,启动时间缩短了99.66%. 展开更多
关键词 相位误差校正 晶体振荡器 快速启动 延迟锁定环 能量注入
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GPS接收机中DLL分析与仿真 被引量:2
5
作者 张文明 姜文利 周一宇 《计算机仿真》 CSCD 2002年第2期97-100,35,共5页
该文分析了GPS接收机中DLL的基本原理 ,利用交互式仿真平台SPW在SUN工作站上实现了DLL仿真 ,给出了各模块模型和仿真结果。仿真结果表明 :DLL性能与信噪比及滤波器结构有关。
关键词 全球定位系统 延迟锁定环 信号处理工作系统 仿真 接收机 DLL
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应用于高性能延迟锁相环的占空比修正电路设计
6
作者 张洁 王志亮 《电子器件》 CAS 2024年第1期36-41,共6页
设计了一款应用于高性能延迟锁相环的占空比修正电路。该电路主要由差分放大电路、占空比调整电路、缓冲器电路和占空比检测电路组成,采用TSMC 40 nm CMOS工艺和1.1 V的电源电压。仿真的结果表明,时钟频率2 GHz~8 GHz,占空比20%~80%的... 设计了一款应用于高性能延迟锁相环的占空比修正电路。该电路主要由差分放大电路、占空比调整电路、缓冲器电路和占空比检测电路组成,采用TSMC 40 nm CMOS工艺和1.1 V的电源电压。仿真的结果表明,时钟频率2 GHz~8 GHz,占空比20%~80%的输入时钟信号,经过占空比修正电路调节后,输出时钟信号占空比变为50%±0.2%,可应用于高性能延迟锁相环中。 展开更多
关键词 占空比修正电路 占空比检测 占空比调整 延迟锁相环 高频率宽范围
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用于频率综合器的延迟锁相环的设计 被引量:4
7
作者 上官利青 刘伯安 《微电子学》 CAS CSCD 北大核心 2007年第1期72-75,共4页
设计了一种宽频率锁定范围、倍频数可编程的延迟锁相环。它引入了条件振荡控制电路,使该电路在保持DLL一阶系统和低抖动性能优势的基础上吸收了PLL倍频数可编程的优点;同时,该电路结合了设置延迟初始值和采用新型鉴相器两种宽频技术... 设计了一种宽频率锁定范围、倍频数可编程的延迟锁相环。它引入了条件振荡控制电路,使该电路在保持DLL一阶系统和低抖动性能优势的基础上吸收了PLL倍频数可编程的优点;同时,该电路结合了设置延迟初始值和采用新型鉴相器两种宽频技术,具有宽频率工作范围。该延迟锁相环用SMIC0.18μm 1.8V CMOS工艺实现,锁定范围为1.56~100MHz,可供选择的倍频数为1~16,输出频率范围从20MHz到100MHz。在输入最小频率、最大倍频数下,仿真的功耗约为9mW,抖动约为92ps。 展开更多
关键词 延迟锁相环 频率综合器 倍频数可编程 宽频率锁定范围
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一种新型高精度DLL鉴相器设计 被引量:4
8
作者 冀蓉 冯颖劼 +3 位作者 曾献君 陈亮 张峻峰 罗钢 《电子学报》 EI CAS CSCD 北大核心 2009年第8期1694-1698,共5页
本文从研究静态相位误差对DLL(Delay-Locked Loop)环路的影响入手,基于Hogge和Alexander结构鉴相器,设计了一款用于30相500MHz DLL的新型高精度鉴相器.与传统的线性鉴相器和二进制鉴相器相比,文中提出的新型鉴相器电路既具有理想线性鉴... 本文从研究静态相位误差对DLL(Delay-Locked Loop)环路的影响入手,基于Hogge和Alexander结构鉴相器,设计了一款用于30相500MHz DLL的新型高精度鉴相器.与传统的线性鉴相器和二进制鉴相器相比,文中提出的新型鉴相器电路既具有理想线性鉴相器的特点,又解决了电荷泵开启死区的问题,消除了电流舵结构的电荷泵因电流失配带来的静态相位误差.对该鉴相器电路进行0.13μm CMOS工艺下的版图实现,版图之后的仿真结果显示:该鉴相器能正确鉴别1ps以上的相位延迟差,鉴相的精度高达0.18°,完全满足设计要求. 展开更多
关键词 鉴相器 延迟锁相环 相位误差 时钟相位 时钟抖动
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采用可复位延迟链形成无谐波、快速锁定的延迟锁相环 被引量:3
9
作者 孙肖林 《现代电子技术》 2010年第24期4-6,共3页
为提高锁定速度,一种带单步复位(RES)延迟链的全数位延迟锁相环(ADDLL)得以发展。随着新的可复位技术的发展,DLL快速锁定和无谐波的特点逐渐显现。主要在常见的DLL电路中加入可复位延迟链,采用SI MC 180 nmCOMS工艺,并采用Synopsys的HS... 为提高锁定速度,一种带单步复位(RES)延迟链的全数位延迟锁相环(ADDLL)得以发展。随着新的可复位技术的发展,DLL快速锁定和无谐波的特点逐渐显现。主要在常见的DLL电路中加入可复位延迟链,采用SI MC 180 nmCOMS工艺,并采用Synopsys的HSI M仿真器对电路进行仿真。仿真结果显示,改进的DLL工作频率范围可达50~250 MHz,锁定时间明显减小,且无谐波信号。 展开更多
关键词 延迟锁相回路 延迟链 快速锁定 无谐波
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一种新型混合信号时钟延时锁定环电路设计 被引量:3
10
作者 朱曼子 刘伯安 《微电子学与计算机》 CSCD 北大核心 2007年第3期154-157,共4页
给出了数字时钟管理器(DCM)中的一种新型时钟延时锁定环电路(Clock Delay Locked Loop)的设计,为高速同步数据采集系统提供可靠的时钟解决方案。该电路设计是基于延时锁定环(DLL)原理上,采用混合信号电路设计方案来实现。设计中的数字... 给出了数字时钟管理器(DCM)中的一种新型时钟延时锁定环电路(Clock Delay Locked Loop)的设计,为高速同步数据采集系统提供可靠的时钟解决方案。该电路设计是基于延时锁定环(DLL)原理上,采用混合信号电路设计方案来实现。设计中的数字电路控制模块,通过对改进后的电荷泵中的附加开关工作时间的精确控制来实现对输入时钟信号所需延时的精确控制,从而得到所需的延时。该电路不会累积相位误差,具有良好的噪声敏感度。电路采用0.18μm的CMOS工艺,工作电压1.5V,可管理的时钟信号最高频率为360MHz,延时范围为1T,延时精度为T/32。 展开更多
关键词 延时锁定环(DLL) 电荷泵 数字鉴相器 压控延时线(VCDL)
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Error Correction Circuit for Single-Event Hardening of Delay Locked Loops 被引量:1
11
作者 S. Balaji S. Ramasamy 《Circuits and Systems》 2016年第9期2437-2442,共6页
In scaled CMOS processes, the single-event effects generate missing output pulses in Delay-Locked Loop (DLL). Due to its effective sequence detection of the missing pulses in the proposed Error Correction Circuit (ECC... In scaled CMOS processes, the single-event effects generate missing output pulses in Delay-Locked Loop (DLL). Due to its effective sequence detection of the missing pulses in the proposed Error Correction Circuit (ECC) and its portability to be applied to any DLL type, the ECC mitigates the impact of single-event effects and completes its operation with less design complexity without any concern about losing the information. The ECC has been implemented in 180 nm CMOS process and measured the accuracy of mitigation on simulations at LETs up to 100 MeV-cm<sup>2</sup>/mg. The robustness and portability of the mitigation technique are validated through the results obtained by implementing proposed ECC in XilinxArtix 7 FPGA. 展开更多
关键词 delay-locked loop Single Event Transients Error Correction Circuit
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一种深空再生复合伪码测距信号的自适应捕获跟踪技术 被引量:2
12
作者 姚飞 匡麟玲 +1 位作者 衡量 陆建华 《宇航学报》 EI CAS CSCD 北大核心 2009年第1期266-270,共5页
再生复合伪码非常适合于深空测距。分析了复合伪码的相关特性和典型伪码跟踪环的结构,提出了一种通过相位误差过零检测进行码环带宽自适应调整的算法,进而实现测距信号的自适应捕获和跟踪。仿真结果表明算法能使环路的相位误差方差减小6... 再生复合伪码非常适合于深空测距。分析了复合伪码的相关特性和典型伪码跟踪环的结构,提出了一种通过相位误差过零检测进行码环带宽自适应调整的算法,进而实现测距信号的自适应捕获和跟踪。仿真结果表明算法能使环路的相位误差方差减小6~7倍。 展开更多
关键词 深空测距 复合伪码 延迟锁定环 自适应带宽调整
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一种低功耗倍频延迟锁相环设计 被引量:1
13
作者 诸荣臻 潘意杰 唐中 《微电子学与计算机》 2022年第12期93-99,共7页
多相时钟是集成电路的关键模块之一,在模拟数字转换器(Analog-to-Digital Converter,ADC),或是时间数字转换器(Time-to-Digital Converter,TDC)等电路中有大量的应用.多相时钟通常由延迟锁相环(Delay-Locked Loop,DLL)与锁相环(Phase-Lo... 多相时钟是集成电路的关键模块之一,在模拟数字转换器(Analog-to-Digital Converter,ADC),或是时间数字转换器(Time-to-Digital Converter,TDC)等电路中有大量的应用.多相时钟通常由延迟锁相环(Delay-Locked Loop,DLL)与锁相环(Phase-Locked Loop,PLL)产生.然而传统DLL无法倍频,PLL会有抖动累积等问题.此外,DLL与PLL的功耗通常较大.针对这些问题,本文提出了一种低功耗防错锁倍频延迟锁相环(Multiplying Delay-Locked Loop,MDLL).该设计采用一种低功耗的电荷泵结构,以及能切换为压控振荡器的压控延迟线,使电路功能在DLL与PLL之间切换,在倍频的同时能够周期地消除抖动累积.同时加入了防错锁电路,以避免MDLL锁定在错误的频率.基于HHGrace 0.11μm COMS工艺进行了流片验证,芯片面积约为0.03 mm 2.测试结果表明,此电路能够将输入参考时钟倍频32倍输出,输出时钟频率范围为54.4 MHz-92.8 MHz,电路功耗为216μW–312μW.在输出时钟频率为80 MHz的情况下,均方根抖动为116.3ps(0.93%). 展开更多
关键词 延迟锁相环 时钟抖动 低功耗 电荷泵
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脉冲超宽带测控信号时延的精密跟踪方法 被引量:2
14
作者 廉昕 王元钦 +1 位作者 侯孝民 孟祥利 《电讯技术》 北大核心 2017年第6期635-642,共8页
脉冲超宽带测控新体制可有效提高测控系统的安全性能,且具有潜在的高精度测距能力。为了实现其高精度测距功能,提出了一种基于延迟锁定环路的脉冲超宽带测控信号时延精密跟踪方法。该方法在传统伪码跟踪环的基础上进行改进,利用基于非... 脉冲超宽带测控新体制可有效提高测控系统的安全性能,且具有潜在的高精度测距能力。为了实现其高精度测距功能,提出了一种基于延迟锁定环路的脉冲超宽带测控信号时延精密跟踪方法。该方法在传统伪码跟踪环的基础上进行改进,利用基于非相干积分的非线性反馈环路对接收信号的脉冲相位进行精密跟踪。理论分析和仿真结果表明,该延迟锁定环路可以完成对脉冲超宽带测控信号的时延精密跟踪。与直扩测控信号相比,在相同条件下,脉冲超宽带测控信号的时延跟踪相对误差更大,但由于脉冲宽度很窄,在一定载噪比条件下,其测量精度仍可达厘米量级甚至更高。 展开更多
关键词 脉冲超宽带 测控 时延跟踪 延迟锁定环 高精度测距
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基于延迟锁相环和锁频环结构的全数字同步倍频器
15
作者 曹玉梅 梁珍珍 《电子器件》 CAS 北大核心 2018年第1期60-65,共6页
针对现有基于PLLs/DLLs的全数字化同步倍频器结构存在的不足,提出了一种基于双环结构的全数字同步倍频器。它由延迟锁相环和锁频环共享一个共同的参考时钟信号(F_(REF))构成,不需要任何模拟组件,采用Verilog-HDL语言设计,在Altera DE2-7... 针对现有基于PLLs/DLLs的全数字化同步倍频器结构存在的不足,提出了一种基于双环结构的全数字同步倍频器。它由延迟锁相环和锁频环共享一个共同的参考时钟信号(F_(REF))构成,不需要任何模拟组件,采用Verilog-HDL语言设计,在Altera DE2-70开发板上实现合成;实验结果表明,所提出的结构相比于现有的结构,能够获得更高频率的输出时钟信号,提供更好的频率分辨率、更好的抖动性能和高倍乘因子。 展开更多
关键词 锁频环 全数字 延迟锁相环 同步 频率分辨率 抖动性能 高倍乘因子
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延迟锁相环的Verilog-A精确建模与仿真 被引量:1
16
作者 许望洋 魏廷存 +1 位作者 高武 段延亮 《微处理机》 2012年第3期11-16,共6页
分析了噪声以及器件失配对延迟锁相环的抖动影响,并对延迟锁相环的各模块进行了Verilog-A精确建模和性能仿真。仿真结果表明,器件失配对延迟链中间相输出的抖动影响最大,产生了约50ps的偏移;而噪声对延迟链最后一相输出的抖动影响最大,... 分析了噪声以及器件失配对延迟锁相环的抖动影响,并对延迟锁相环的各模块进行了Verilog-A精确建模和性能仿真。仿真结果表明,器件失配对延迟链中间相输出的抖动影响最大,产生了约50ps的偏移;而噪声对延迟链最后一相输出的抖动影响最大,其peak-to-peak抖动值达到85ps。另外,与电路晶体管级仿真相比,通过Verilog-A建模节省了大量仿真时间,极大地提高了设计效率。 展开更多
关键词 延迟锁相环 Verilog-A建模 抖动 失配 噪声
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Multipath mitigation method for tracking Galileo signals 被引量:1
17
作者 赵毅 王庆 曾庆喜 《Journal of Southeast University(English Edition)》 EI CAS 2008年第2期197-200,共4页
In order to improve the performance of multipath mitigation in tracking Galileo signals, a new multipath mitigation method named early-late strobe correlator (ELSC) is proposed. By applying the strobe correlator use... In order to improve the performance of multipath mitigation in tracking Galileo signals, a new multipath mitigation method named early-late strobe correlator (ELSC) is proposed. By applying the strobe correlator used widely in global positioning system (GPS) scenarios to Galileo E1 signals, it can be found that the strobe correlator has an undesirable level of performance when the delay of multipath signals is about 0. 5 chip. Combining several strobe correlators, the ELSC can effectively mitigate the multipath effect especially for the multipath signals with the 0. 5 chip delay. The multipath error envelopes between the strobe correlator and the ELSC are compared for Galileo E1 signals. The simulation results indicate that the ELSC performs excellently on multipath mitigation, and can be applied in both Galileo scenarios and GPS scenarios. 展开更多
关键词 Galileo signal global positioning system (GPS) multipath delay-locked loop strobe correlators
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快速全数字逐次逼近寄存器延时锁定环的设计 被引量:1
18
作者 徐太龙 薛峰 +1 位作者 蔡志匡 郑长勇 《计算机工程》 CAS CSCD 2014年第4期262-268,共7页
全数字延时锁定环在现代超大规模系统芯片集成中具有重要的作用,用于解决时钟偏差和时钟生成问题。传统的全数字逐次逼近寄存器延时锁定环存在谐波锁定、死锁和锁定时间比理论时间长的问题。为此,通过改进逐次逼近寄存器的电路结构,采... 全数字延时锁定环在现代超大规模系统芯片集成中具有重要的作用,用于解决时钟偏差和时钟生成问题。传统的全数字逐次逼近寄存器延时锁定环存在谐波锁定、死锁和锁定时间比理论时间长的问题。为此,通过改进逐次逼近寄存器的电路结构,采用可复位数控延时线,设计一种改进型宽范围全数字逐次逼近延时锁定环,以解决谐波锁定和死锁问题。基于中芯国际0.18μm CMOS数字工艺,实现一个6位全数字逐次逼近寄存器延时锁定环。仿真结果表明,最长锁定时间为6个输入时钟周期,验证了所提方法的正确性。 展开更多
关键词 延时锁定环 谐波锁定 时钟偏差 死锁 锁定时间 逐次逼近寄存器
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一种用于高速流水线ADC的时钟管理器 被引量:1
19
作者 周小康 王继安 +2 位作者 庞世甫 李威 龚敏 《电子与封装》 2007年第3期20-23,37,共5页
文章设计了一种用于高速流水线ADC的时钟管理器,该电路以延迟锁相环(DLL)电路为核心,由偏置电路、时钟输入电路、50%占空比稳定电路和无交叠时钟电路构成。该电路用0.35μmBiCMOS工艺条件下cadence spectre仿真。由测量结果可知,时钟管... 文章设计了一种用于高速流水线ADC的时钟管理器,该电路以延迟锁相环(DLL)电路为核心,由偏置电路、时钟输入电路、50%占空比稳定电路和无交叠时钟电路构成。该电路用0.35μmBiCMOS工艺条件下cadence spectre仿真。由测量结果可知,时钟管理器可以实现70MHz^300MHz有效输出。在250MHz典型频率下测得峰值抖动为16ps,占空比为50%,功耗为47mW。仿真结果表明该时钟管理器具有高速度、高精度、低功耗的特点,适用于高速流水线ADC。 展开更多
关键词 流水线ADC 50%占空比 延迟锁相环 无交叠时钟
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BOC信号跟踪技术的研究
20
作者 刁鸣 邓云飞 《弹箭与制导学报》 CSCD 北大核心 2008年第3期261-263,共3页
BOC调制是通过将扩频码与一个频率为扩频码速率的整数倍的方波副载波相乘得到。由于其自相关函数的多峰性,将增加这种信号的捕获难度和误跟踪的可能性。文中通过讨论BOC(1,1)信号,详述了BOC(1,1)信号的跟踪模糊问题,找出了一种适合其本... BOC调制是通过将扩频码与一个频率为扩频码速率的整数倍的方波副载波相乘得到。由于其自相关函数的多峰性,将增加这种信号的捕获难度和误跟踪的可能性。文中通过讨论BOC(1,1)信号,详述了BOC(1,1)信号的跟踪模糊问题,找出了一种适合其本身的码跟踪技术,并给出一种改进的适用于新的相关函数的鉴相器算法。这种算法消除了边峰带来的误跟踪威胁。最后通过仿真验证了所述算法的正确性和有效性。 展开更多
关键词 伽利略 全球定位系统 码元跟踪 延迟锁定环
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