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基于FPGA的光纤通信系统的设计与实现
被引量：
11
1
作者
李欣
管绍军
胡晓天
《电子设计工程》
2012年第8期85-87,91,共4页
光纤通信是现今数据通信系统的主要通信方式,其性能的好坏直接影响数据通信系统的质量。本文采用Ver-ilog语言实现FPGA光纤通信系统的功能。光纤通信系统又包含位同步时钟提取模块、8B/10B编解码器模块和NRZI编解器模块;这些模块都利用...
光纤通信是现今数据通信系统的主要通信方式,其性能的好坏直接影响数据通信系统的质量。本文采用Ver-ilog语言实现FPGA光纤通信系统的功能。光纤通信系统又包含位同步时钟提取模块、8B/10B编解码器模块和NRZI编解器模块;这些模块都利用了DA(Design Analyzer)、Quartus II以及Modelsim等EDA工具来完成综合与仿真,从仿真的结果可以看出该设计方法很好地满足了系统的要求。
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关键词
光纤通信
FPGA
位同步时钟
VERILOG
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职称材料
位同步时钟提取电路的设计与实现
被引量：
1
2
作者
岳志琪
杨晨茜
+1 位作者
孙玲
李竹
《电脑与电信》
2019年第1期13-16,共4页
该设计方案分析信号在模拟信道传输的情况下,实现了基于FPGA的位同步时钟的提取。其中,整形电路利用滞回比较器,提高系统的抗干扰能力;高低电平计数取平均设计解决了前级电路导致的高低电平宽度不同的问题,提高了提取时钟的准确性和稳...
该设计方案分析信号在模拟信道传输的情况下,实现了基于FPGA的位同步时钟的提取。其中,整形电路利用滞回比较器,提高系统的抗干扰能力;高低电平计数取平均设计解决了前级电路导致的高低电平宽度不同的问题,提高了提取时钟的准确性和稳定度。通过测量,提取的位同步时钟误差小于1%,且其抖动小于一个位同步周期的10%。
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关键词
位同步时钟
FPGA
数字锁相环
M序列
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职称材料
数字锁相环在位同步提取中的应用
被引量：
1
3
作者
伍建辉
李雅梅
苏小敏
《火控雷达技术》
2010年第4期91-95,共5页
在数字通信中,为保证信息传输和交换的正确,各种数字模块的时钟应该具有相同的频率,否则在数据传输中会产生滑动、误码,直至通信中断。本文详细论述了基于FPGA技术实现数据码流位同步时钟信号的提取,以及电路模块的工作原理、关键技术...
在数字通信中,为保证信息传输和交换的正确,各种数字模块的时钟应该具有相同的频率,否则在数据传输中会产生滑动、误码,直至通信中断。本文详细论述了基于FPGA技术实现数据码流位同步时钟信号的提取,以及电路模块的工作原理、关键技术和实现途径,并通过了软件仿真。
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关键词
数字锁相环
位同步时钟
异或门鉴相器
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职称材料
任意占空比数字信号位同步时钟盲提取的数字实现
被引量：
4
4
作者
赵仕良
谷婧
+1 位作者
张婕
汪文蝶
《电子科技大学学报》
EI
CAS
CSCD
北大核心
2021年第5期710-719,共10页
该文用FPGA和DSP设计的双核数字系统结合软件算法完成了任意占空比数字信号的自动识别,实现了较宽范围的位同步时钟盲提取。同时根据双向打点原理,详细分析了盲提取位同步时钟频率产生误差的原因,并总结出双向打点盲提取频率相对误差和...
该文用FPGA和DSP设计的双核数字系统结合软件算法完成了任意占空比数字信号的自动识别,实现了较宽范围的位同步时钟盲提取。同时根据双向打点原理,详细分析了盲提取位同步时钟频率产生误差的原因,并总结出双向打点盲提取频率相对误差和最大相对误差的公式。该公式对所有双向打点系统具有理论指导和工程实践意义。通过测试,采用150 MHz的打点时钟,对于12 Kbps以下的单极性非归零数字信号,可以很好地实现盲同步的频率跟随性。实验数据表明:对于相同速率的单极性非归零码(NRZ)和占空比为D的单极性归零码(RZ),RZ的盲提取频率相对误差是NRZ的1/(D,1−D)_(min)倍。实验结论证明该文建立的盲提取频率相对误差公式是正确的。
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关键词
盲提取
位同步时钟
占空比
数字实现
位同步时钟频率最大相对误差
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职称材料
高速NRZ码同步时钟提取设计及FPGA实现
被引量：
4
5
作者
徐泽琨
黄明
+2 位作者
汪弈舟
李国诚
黄炎
《工业技术创新》
2019年第5期28-33,共6页
为精准提取高速NRZ码元的时钟,设计了过零检测微分型数字锁相环,采用增加/扣除脉冲法进行动态相位调整,用以实现对高速NRZ码元接收序列进行位时钟同步;分析了最大锁定范围和最大锁定频率与本地时钟频率的关系;使用VerilogHDL语言进行代...
为精准提取高速NRZ码元的时钟,设计了过零检测微分型数字锁相环,采用增加/扣除脉冲法进行动态相位调整,用以实现对高速NRZ码元接收序列进行位时钟同步;分析了最大锁定范围和最大锁定频率与本地时钟频率的关系;使用VerilogHDL语言进行代码编写,基于FPGA进行了验证。应用误码仪实测表明:在发送波特率为1Mbps的PN17伪随机序列时,时钟同步后误码率小于10^-7;最高时钟恢复速率可达50Mbps。实际应用中具有很好的适用性和抗干扰性。
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关键词
增加/扣除脉冲法
位时钟同步
时钟恢复
FPGA
高速NRZ码
原文传递
题名
基于FPGA的光纤通信系统的设计与实现
被引量：
11
1
作者
李欣
管绍军
胡晓天
机构
哈尔滨理工大学测控技术与仪器黑龙江省高校重点实验室
出处
《电子设计工程》
2012年第8期85-87,91,共4页
文摘
光纤通信是现今数据通信系统的主要通信方式,其性能的好坏直接影响数据通信系统的质量。本文采用Ver-ilog语言实现FPGA光纤通信系统的功能。光纤通信系统又包含位同步时钟提取模块、8B/10B编解码器模块和NRZI编解器模块;这些模块都利用了DA(Design Analyzer)、Quartus II以及Modelsim等EDA工具来完成综合与仿真,从仿真的结果可以看出该设计方法很好地满足了系统的要求。
关键词
光纤通信
FPGA
位同步时钟
VERILOG
Keywords
optical
fiber
communication
FPGA
bit
synchronization
clock
Verilog
分类号
TN914.3 [电子电信—通信与信息系统]
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职称材料
题名
位同步时钟提取电路的设计与实现
被引量：
1
2
作者
岳志琪
杨晨茜
孙玲
李竹
机构
山西师范大学物理与信息工程学院
出处
《电脑与电信》
2019年第1期13-16,共4页
基金
山西师范大学教学改革创新项目
项目编号:2016JGXM-08
+3 种基金
山西师范大学教学改革创新项目<电子信息专业实践教学体系改革的研究与实践>
项目编号:2017JGXM-06
山西省教学改革创新项目<电子信息专业实践教学体系改革的研究与实践>
项目编号:J2018094
文摘
该设计方案分析信号在模拟信道传输的情况下,实现了基于FPGA的位同步时钟的提取。其中,整形电路利用滞回比较器,提高系统的抗干扰能力;高低电平计数取平均设计解决了前级电路导致的高低电平宽度不同的问题,提高了提取时钟的准确性和稳定度。通过测量,提取的位同步时钟误差小于1%,且其抖动小于一个位同步周期的10%。
关键词
位同步时钟
FPGA
数字锁相环
M序列
Keywords
bit
synchronization
clock
FPGA
digital
phase-locked-loop
m
sequence
分类号
TP274 [自动化与计算机技术—检测技术与自动化装置]
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职称材料
题名
数字锁相环在位同步提取中的应用
被引量：
1
3
作者
伍建辉
李雅梅
苏小敏
机构
西安电子工程研究所
出处
《火控雷达技术》
2010年第4期91-95,共5页
文摘
在数字通信中,为保证信息传输和交换的正确,各种数字模块的时钟应该具有相同的频率,否则在数据传输中会产生滑动、误码,直至通信中断。本文详细论述了基于FPGA技术实现数据码流位同步时钟信号的提取,以及电路模块的工作原理、关键技术和实现途径,并通过了软件仿真。
关键词
数字锁相环
位同步时钟
异或门鉴相器
Keywords
digital
phase-locked
loop
bit
synchronization
clock
XOR
phase
detector
分类号
TN911.72 [电子电信—通信与信息系统]
下载PDF
职称材料
题名
任意占空比数字信号位同步时钟盲提取的数字实现
被引量：
4
4
作者
赵仕良
谷婧
张婕
汪文蝶
机构
四川师范大学物理与电子工程学院
出处
《电子科技大学学报》
EI
CAS
CSCD
北大核心
2021年第5期710-719,共10页
文摘
该文用FPGA和DSP设计的双核数字系统结合软件算法完成了任意占空比数字信号的自动识别,实现了较宽范围的位同步时钟盲提取。同时根据双向打点原理,详细分析了盲提取位同步时钟频率产生误差的原因,并总结出双向打点盲提取频率相对误差和最大相对误差的公式。该公式对所有双向打点系统具有理论指导和工程实践意义。通过测试,采用150 MHz的打点时钟,对于12 Kbps以下的单极性非归零数字信号,可以很好地实现盲同步的频率跟随性。实验数据表明:对于相同速率的单极性非归零码(NRZ)和占空比为D的单极性归零码(RZ),RZ的盲提取频率相对误差是NRZ的1/(D,1−D)_(min)倍。实验结论证明该文建立的盲提取频率相对误差公式是正确的。
关键词
盲提取
位同步时钟
占空比
数字实现
位同步时钟频率最大相对误差
Keywords
blind
extraction
bit
-
synchron
ized
clock
duty
cycle
digital
implementation
maximum
relative
error
of
bit
synchronization
clock
frequency
分类号
TN911.72 [电子电信—通信与信息系统]
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职称材料
题名
高速NRZ码同步时钟提取设计及FPGA实现
被引量：
4
5
作者
徐泽琨
黄明
汪弈舟
李国诚
黄炎
机构
北方工业大学
出处
《工业技术创新》
2019年第5期28-33,共6页
基金
北方工业大学信息学院电子系
北京市大学生科学研究与创业行动计划项目资助与支持
文摘
为精准提取高速NRZ码元的时钟,设计了过零检测微分型数字锁相环,采用增加/扣除脉冲法进行动态相位调整,用以实现对高速NRZ码元接收序列进行位时钟同步;分析了最大锁定范围和最大锁定频率与本地时钟频率的关系;使用VerilogHDL语言进行代码编写,基于FPGA进行了验证。应用误码仪实测表明:在发送波特率为1Mbps的PN17伪随机序列时,时钟同步后误码率小于10^-7;最高时钟恢复速率可达50Mbps。实际应用中具有很好的适用性和抗干扰性。
关键词
增加/扣除脉冲法
位时钟同步
时钟恢复
FPGA
高速NRZ码
Keywords
Adding/Subtracting
Pulse
Method
bit
-
clock
synchronization
clock
Recovery
FPGA
Highspeed
NRZ
Symbol
分类号
TP311 [自动化与计算机技术—计算机软件与理论]
原文传递
题名
作者
出处
发文年
被引量
操作
1
基于FPGA的光纤通信系统的设计与实现
李欣
管绍军
胡晓天
《电子设计工程》
2012
11
下载PDF
职称材料
2
位同步时钟提取电路的设计与实现
岳志琪
杨晨茜
孙玲
李竹
《电脑与电信》
2019
1
下载PDF
职称材料
3
数字锁相环在位同步提取中的应用
伍建辉
李雅梅
苏小敏
《火控雷达技术》
2010
1
下载PDF
职称材料
4
任意占空比数字信号位同步时钟盲提取的数字实现
赵仕良
谷婧
张婕
汪文蝶
《电子科技大学学报》
EI
CAS
CSCD
北大核心
2021
4
下载PDF
职称材料
5
高速NRZ码同步时钟提取设计及FPGA实现
徐泽琨
黄明
汪弈舟
李国诚
黄炎
《工业技术创新》
2019
4
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