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基于修正ANT逻辑高速树形32 BitCarry Lookahead加法器 被引量：1
1
作者 吴艳 罗岚 《电子器件》 EI CAS 2006年第2期553-556,560,共5页
一种用修正全NMOS管逻辑(ANT)实现的树形结构高速32bitcarryLookahead加法器,使用两相时钟动态CMOS逻辑、修正不反向ANT逻辑和二进制树形结构实现。该加法器运用0.25μm工艺,文中给出了修正ANT逻辑中所有晶体管的宽长尺寸和仿真结果,最... 一种用修正全NMOS管逻辑(ANT)实现的树形结构高速32bitcarryLookahead加法器,使用两相时钟动态CMOS逻辑、修正不反向ANT逻辑和二进制树形结构实现。该加法器运用0.25μm工艺,文中给出了修正ANT逻辑中所有晶体管的宽长尺寸和仿真结果,最高工作频率为2GHz,计算结果在3.5个时钟周期后有效。 展开更多
关键词 树形 32位carry look ahead adder(cla) 全NMOS管逻辑(ANT)
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顶层进位级联CLA的算法与设计规则 被引量：6
2
作者 王礼平 王观凤 《华中科技大学学报（自然科学版）》 EI CAS CSCD 北大核心 2004年第7期88-91,共4页
提出了一种新型加法器结构———顶层进位级联超前进位加法器 ,该结构将超前进位加法器 (CLA)底层进位改为顶层超前进位单元进位 .给出了顶层进位级联超前进位加法器延迟时间公式 .推导出该结构模块延迟时间公式、最大级联数Km(max) 、... 提出了一种新型加法器结构———顶层进位级联超前进位加法器 ,该结构将超前进位加法器 (CLA)底层进位改为顶层超前进位单元进位 .给出了顶层进位级联超前进位加法器延迟时间公式 .推导出该结构模块延迟时间公式、最大级联数Km(max) 、最优分组方案等重要结果 。 展开更多
关键词 超前进位加法器 顶层进位级联 延迟时间公式 设计规则
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32位高速浮点乘法器优化设计 被引量：2
3
作者 周德金 孙锋 于宗光 《半导体技术》 CAS CSCD 北大核心 2007年第10期871-874,共4页
设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完... 设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns。 展开更多
关键词 浮点乘法器 BOOTH编码 4-2压缩器 超前进位加法器
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基于Montgomery的RSA高速低成本实现 被引量：1
4
作者 王辉 刘宏伟 张慧敏 《计算机工程》 CAS CSCD 北大核心 2009年第22期224-226,共3页
给出一种支持多种位数RSA算法加密芯片的完整设计方案。采用改进的Montgomery模乘算法和LR模幂算法,根据大数运算的特点和降低资源消耗的需要改进主要运算电路的结构,并采用全定制IC的设计流程进行实现。实验结果表明,该方案结构简单,... 给出一种支持多种位数RSA算法加密芯片的完整设计方案。采用改进的Montgomery模乘算法和LR模幂算法,根据大数运算的特点和降低资源消耗的需要改进主要运算电路的结构,并采用全定制IC的设计流程进行实现。实验结果表明,该方案结构简单,节省了面积,且能达到较高的性能。 展开更多
关键词 RSA算法 模乘 模幂 进位保留加法器 BOOTH编码 超前进位加法器
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一种Ling选择进位加法器
5
作者 田宇 周端 徐阳扬 《计算机工程》 CAS CSCD 北大核心 2009年第16期245-247,共3页
设计一种Ling选择进位加法器,组间采用Ling进位代替传统的进位,利用内部连线与节点扇出平衡的并行前缀逻辑产生进位机制,并对通常的进位选择模块进行调整,以使其适合Ling进位。该加法器兼具了Ling加法器的快速性,又避免了逻辑产生的复... 设计一种Ling选择进位加法器,组间采用Ling进位代替传统的进位,利用内部连线与节点扇出平衡的并行前缀逻辑产生进位机制,并对通常的进位选择模块进行调整,以使其适合Ling进位。该加法器兼具了Ling加法器的快速性,又避免了逻辑产生的复杂性。实验结果表明,与超前进位加法器相比,该加法器的速度提高12%左右。 展开更多
关键词 Ling进位 并行前缀计算 超前进位加法器
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一种用于公钥系统中的高速乘法器/乘加器的实现
6
作者 张家宏 陈建华 张丽娜 《武汉大学学报（理学版）》 CAS CSCD 北大核心 2007年第3期283-286,共4页
给出了一种基于标准ASIC设计实现的高速无符号32位乘法器,在此设计的基础上略加改动可以作为实现32×32+32的乘加器.这种乘法器使用了经过改进的Booth编码结构来产生部分积,然后对部分积压缩,最后采用高速超前进位加法器得到最终结... 给出了一种基于标准ASIC设计实现的高速无符号32位乘法器,在此设计的基础上略加改动可以作为实现32×32+32的乘加器.这种乘法器使用了经过改进的Booth编码结构来产生部分积,然后对部分积压缩,最后采用高速超前进位加法器得到最终结果.这种乘法器/乘加器用于实现公钥协处理器(如RSA、ECC),在0.25μm工艺下频率可达到100 MHz,远远高于Design Ware库里的乘法单元. 展开更多
关键词 Booth编码器 超前进位加法器 乘法器 18-2压缩单元
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