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一种wallace树压缩器硬件结构的实现
被引量：
3
1
作者
管幸福
余宁梅
路伟
《计算机工程与应用》
CSCD
北大核心
2011年第23期76-78,83,共4页
设计了一种用于32位浮点乘法器尾数乘部分的wallace树压缩器的硬件结构实现方法,通过3-2和4-2压缩的混合搭配,构成一种新的wallace树压缩器,采用verilog硬件描述语言实现RTL级代码的编写,并使用VCS进行功能仿真,然后在SMIC0.13μm的工艺...
设计了一种用于32位浮点乘法器尾数乘部分的wallace树压缩器的硬件结构实现方法,通过3-2和4-2压缩的混合搭配,构成一种新的wallace树压缩器,采用verilog硬件描述语言实现RTL级代码的编写,并使用VCS进行功能仿真,然后在SMIC0.13μm的工艺下,用synopsys DC进行逻辑综合、优化。结果表明,这种压缩器在部分积的压缩过程中,有效地提高了运算速度,并在很大程度上减小了硬件实现面积。
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关键词
3-2
压缩器
4-2
压缩器
wallace
树
压缩器
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职称材料
一种高速DSP中延迟优化的乘累加单元的设计与实现(英文)
2
作者
Sheraz Anjum
陈杰
李海军
《电子器件》
CAS
2007年第4期1375-1379,共5页
乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16+4...
乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16+40的无符号和带符号的二进制补码操作.在关键路径延迟上,本文的乘累加单元比其他任何使用相同或不同算数技术实现的乘累加单元都更优.本文的乘累加单元已成功使用于synopsys的工具,并与synopsys的Design Ware库中相同位宽的乘累加单元比较.比较结果表明,本文的乘累加单元比Design Ware库中的任何其他实现都要快,适合于在需要高吞吐率的DSP核中使用.注意:比较是在Design compiler中使用相同属性和开关下进行的.
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关键词
乘累加单元
改进的波兹编码
部分积
修整向量
wallace
树
压缩器
进位保留加法
器
进位传播加法
器
下载PDF
职称材料
题名
一种wallace树压缩器硬件结构的实现
被引量：
3
1
作者
管幸福
余宁梅
路伟
机构
西安理工大学自动化与信息工程学院
出处
《计算机工程与应用》
CSCD
北大核心
2011年第23期76-78,83,共4页
文摘
设计了一种用于32位浮点乘法器尾数乘部分的wallace树压缩器的硬件结构实现方法,通过3-2和4-2压缩的混合搭配,构成一种新的wallace树压缩器,采用verilog硬件描述语言实现RTL级代码的编写,并使用VCS进行功能仿真,然后在SMIC0.13μm的工艺下,用synopsys DC进行逻辑综合、优化。结果表明,这种压缩器在部分积的压缩过程中,有效地提高了运算速度,并在很大程度上减小了硬件实现面积。
关键词
3-2
压缩器
4-2
压缩器
wallace
树
压缩器
Keywords
3-2 compressor
4-2 compressor
wallace
tree compressor
分类号
TP27 [自动化与计算机技术—检测技术与自动化装置]
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职称材料
题名
一种高速DSP中延迟优化的乘累加单元的设计与实现(英文)
2
作者
Sheraz Anjum
陈杰
李海军
机构
中国科学院微电子研究所通信与多媒体实验室
出处
《电子器件》
CAS
2007年第4期1375-1379,共5页
文摘
乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16+40的无符号和带符号的二进制补码操作.在关键路径延迟上,本文的乘累加单元比其他任何使用相同或不同算数技术实现的乘累加单元都更优.本文的乘累加单元已成功使用于synopsys的工具,并与synopsys的Design Ware库中相同位宽的乘累加单元比较.比较结果表明,本文的乘累加单元比Design Ware库中的任何其他实现都要快,适合于在需要高吞吐率的DSP核中使用.注意:比较是在Design compiler中使用相同属性和开关下进行的.
关键词
乘累加单元
改进的波兹编码
部分积
修整向量
wallace
树
压缩器
进位保留加法
器
进位传播加法
器
Keywords
MAC （Multiply and Accumulate）
Modified Booth＇s Encoder
PPs （Partial Products）
CV （Correction Vector）
wallace
Tree Compressor
CSA （Carry Save Adder）
CPA （Carry Propagate Adder）
分类号
TN911.7 [电子电信—通信与信息系统]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
一种wallace树压缩器硬件结构的实现
管幸福
余宁梅
路伟
《计算机工程与应用》
CSCD
北大核心
2011
3
下载PDF
职称材料
2
一种高速DSP中延迟优化的乘累加单元的设计与实现(英文)
Sheraz Anjum
陈杰
李海军
《电子器件》
CAS
2007
0
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职称材料
已选择
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