期刊导航
期刊开放获取
cqvip
退出
期刊文献
+
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
检索
高级检索
期刊导航
共找到
1
篇文章
<
1
>
每页显示
20
50
100
已选择
0
条
导出题录
引用分析
参考文献
引证文献
统计分析
检索结果
已选文献
显示方式：
文摘
详细
列表
相关度排序
被引量排序
时效性排序
应用于全数字锁相环中的精度可调的时间数字转换器(英文)
被引量：
1
1
作者
张雪皎
崔科技
郑立荣
《复旦学报（自然科学版）》
CAS
CSCD
北大核心
2016年第2期166-172,共7页
本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电...
本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电路面积下实现相同的测量范围,并提供更好的分辨率.为了降低工艺、电压、温度对分辨率的影响,本设计采用了电压控制的延时单元,通过调整其延时来降低分辨率的变化.本设计通过65 nm工艺验证,总体面积0.06 mm2.仿真结果表明,在输入频率为1.2~1.8 GHz时,分辨率可达6.15 ps,动态范围1 260 ps,实现8 bits时间数字转换器,功耗仅2.5 mW.
展开更多
关键词
时间数字转换器
粗-细两级架构
vernier
延时
链
可调谐分辨率
原文传递
题名
应用于全数字锁相环中的精度可调的时间数字转换器(英文)
被引量：
1
1
作者
张雪皎
崔科技
郑立荣
机构
复旦大学信息科学与工程学院
出处
《复旦学报（自然科学版）》
CAS
CSCD
北大核心
2016年第2期166-172,共7页
文摘
本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电路面积下实现相同的测量范围,并提供更好的分辨率.为了降低工艺、电压、温度对分辨率的影响,本设计采用了电压控制的延时单元,通过调整其延时来降低分辨率的变化.本设计通过65 nm工艺验证,总体面积0.06 mm2.仿真结果表明,在输入频率为1.2~1.8 GHz时,分辨率可达6.15 ps,动态范围1 260 ps,实现8 bits时间数字转换器,功耗仅2.5 mW.
关键词
时间数字转换器
粗-细两级架构
vernier
延时
链
可调谐分辨率
Keywords
time-to-digital converter
coarse-fine architecture
vernier
delay line
tunable resolution
分类号
TP391 [自动化与计算机技术—计算机应用技术]
原文传递
题名
作者
出处
发文年
被引量
操作
1
应用于全数字锁相环中的精度可调的时间数字转换器(英文)
张雪皎
崔科技
郑立荣
《复旦学报（自然科学版）》
CAS
CSCD
北大核心
2016
1
原文传递
已选择
0
条
导出题录
引用分析
参考文献
引证文献
统计分析
检索结果
已选文献
上一页
1
下一页
到第
页
确定
用户登录
登录
IP登录
使用帮助
返回顶部
