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基于FPGA的快速浮点除法器IP核的实现
被引量：
5
1
作者
栗素娟
阎保定
朱清智
《河南科技大学学报（自然科学版）》
CAS
2008年第6期34-37,共4页
利用Altera的QuartusⅡ软件开发平台在FPGA上实现了快速浮点除法器IP核的设计。该IP核的算法采用存储运算过程中的一些乘积项,有效地减少了除法运算过程中的移位操作,提高了浮点除法的运算速度及算法的效率。同时,基于FPGA的浮点除法器I...
利用Altera的QuartusⅡ软件开发平台在FPGA上实现了快速浮点除法器IP核的设计。该IP核的算法采用存储运算过程中的一些乘积项,有效地减少了除法运算过程中的移位操作,提高了浮点除法的运算速度及算法的效率。同时,基于FPGA的浮点除法器IP核具有很好的可移植性和复用性,适合应用到各种嵌入式和通用处理器中,从而提高复杂数字系统的设计效率,具有广泛的推广应用价值。
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关键词
现场可编程门阵列
EDA
快速浮点除法器
IP核
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题名
基于FPGA的快速浮点除法器IP核的实现
被引量：
5
1
作者
栗素娟
阎保定
朱清智
机构
河南科技大学电子信息工程学院
出处
《河南科技大学学报（自然科学版）》
CAS
2008年第6期34-37,共4页
基金
河南省教育厅自然科学基金项目(200610464031)
文摘
利用Altera的QuartusⅡ软件开发平台在FPGA上实现了快速浮点除法器IP核的设计。该IP核的算法采用存储运算过程中的一些乘积项,有效地减少了除法运算过程中的移位操作,提高了浮点除法的运算速度及算法的效率。同时,基于FPGA的浮点除法器IP核具有很好的可移植性和复用性,适合应用到各种嵌入式和通用处理器中,从而提高复杂数字系统的设计效率,具有广泛的推广应用价值。
关键词
现场可编程门阵列
EDA
快速浮点除法器
IP核
Keywords
FPGA
EDA
rapid
floating
-
point
division
IP
Core
分类号
TP302 [自动化与计算机技术—计算机系统结构]
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题名
作者
出处
发文年
被引量
操作
1
基于FPGA的快速浮点除法器IP核的实现
栗素娟
阎保定
朱清智
《河南科技大学学报（自然科学版）》
CAS
2008
5
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