期刊文献+
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
共找到3篇文章
< 1 >
每页显示 20 50 100
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
显示方式：
基于JESD204B确定性延迟的多芯片同步自动校正设计
1
作者 李林泽 陈超 +2 位作者 魏亚峰 俞宙 王健安 《微处理机》 2024年第3期26-30,共5页
针对高速模数转换器JESD204B接口多芯片同步系统在稳定性、可靠性和可重复性上面临的确定性延迟问题,提出一种解决方案。该方案基于子类1同步原理,通过自动校正参考时钟相对于器件时钟的建立保持时间,以及利用确定性延迟原理实现可重复... 针对高速模数转换器JESD204B接口多芯片同步系统在稳定性、可靠性和可重复性上面临的确定性延迟问题,提出一种解决方案。该方案基于子类1同步原理,通过自动校正参考时钟相对于器件时钟的建立保持时间,以及利用确定性延迟原理实现可重复确定性延迟的自动校正。采用可调SYSREF延迟与模数转换器内部检测机制自动校正技术,确定最优延迟时刻,实现多片模数转换器的固定相位采样。在可编程逻辑芯片接收端自动校正数据到达与本地多帧时钟的相对位置,从而建立稳定、可重复的确定性延迟。本设计有助于多芯片同步系统更好地应对恶劣环境和自身敏感的延迟变化。 展开更多
关键词 JESD204B标准 多芯片同步 确定性延迟 自动校正
下载PDF
射频集成电路校准技术综述 被引量：3
2
作者 李松亭 颜盾 《电子与信息学报》 EI CSCD 北大核心 2022年第11期4058-4074,共17页
射频集成电路(RFICs)对工艺偏差、器件失配、器件非线性等引入的静态非理想因素以及温度变化、增益改变、输入/输出频率变动等引入的动态非理想因素所表现出的鲁棒性较差。该文深入挖掘影响射频集成电路性能的关键因素,并对典型的校准... 射频集成电路(RFICs)对工艺偏差、器件失配、器件非线性等引入的静态非理想因素以及温度变化、增益改变、输入/输出频率变动等引入的动态非理想因素所表现出的鲁棒性较差。该文深入挖掘影响射频集成电路性能的关键因素,并对典型的校准算法进行归纳和总结,为高性能射频集成电路设计提供理论支撑。 展开更多
关键词 射频集成电路 校准技术 射频收发链路 频率综合器 多片同步
下载PDF
多芯片小数分频锁相环输出信号相位同步设计 被引量：3
3
作者 徐砚天 黄晓敏 +2 位作者 李浩明 王志宇 郁发新 《浙江大学学报（工学版）》 EI CAS CSCD 北大核心 2021年第9期1788-1794,共7页
为了在多通道射频(RF)通信系统中,实现多个收发器芯片或单个收发器芯片上的锁相环(PLL)相位同步,提出小数分频PLL输出信号相位同步算法.设计相位累加采样点数选取算法,算法选取的采样点数用于累加参考时钟欠采样的PLL输出信号与数控振荡... 为了在多通道射频(RF)通信系统中,实现多个收发器芯片或单个收发器芯片上的锁相环(PLL)相位同步,提出小数分频PLL输出信号相位同步算法.设计相位累加采样点数选取算法,算法选取的采样点数用于累加参考时钟欠采样的PLL输出信号与数控振荡器(NCO)产生的参考信号经三角运算的结果,以消除高次谐波分量,并有效降低相位差计算结果的误差.根据相位差的计算结果反馈调节PLL内delta-sigma调制器(DSM)输入的小数分频比,线性调整PLL输出信号的相位,实现多个PLL输出信号相位与参考信号相位同步.通过仿真验证算法的正确性,且最终相位同步后的相位误差为0.35°,完成同步所需的时间为210 ms. 展开更多
关键词 小数分频锁相环 相位同步 多芯片同步 多通道射频通信 相位差计算
下载PDF
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
上一页 1 下一页 到第 页
使用帮助 返回顶部