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基于极大代数的城际高速列车晚点传播研究 被引量：7
1
作者 刘宇 黄凯 《综合运输》 2017年第9期68-73,107,共7页
长三角城际铁路网客流量大、行车密度高,初始晚点产生概率增大,列车不能及时恢复正常运行,会造成大规模的列车连带晚点。通过对晚点传播基础特性的分析,基于极大代数的离散事件动态系统晚点传播模型,以长三角城际铁路网为例,通过对晚点... 长三角城际铁路网客流量大、行车密度高,初始晚点产生概率增大,列车不能及时恢复正常运行,会造成大规模的列车连带晚点。通过对晚点传播基础特性的分析,基于极大代数的离散事件动态系统晚点传播模型,以长三角城际铁路网为例,通过对晚点传播的描述和推演,评价给定的列车运行图稳定性和鲁棒性。在此基础上提出3个运行图的调整策略,通过模型计算和分析,评价策略的适用性。 展开更多
关键词 晚点传播 缓冲时间 极大代数 列车运行图稳定性
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高速雷达数字信号发生器的FPGA设计与实现技巧 被引量：4
2
作者 赵彦全 齐伟民 《微计算机信息》 北大核心 2006年第03Z期166-168,共3页
在一片速度较低的FPGA芯片上,设计实现了综合型高速雷达数字信号发生器,给出了仿真结果,最高仿真数据率可达2.44Gbps。介绍了综合型高速数字信号发生器的基本设计思路和几个实现技巧,重点介绍了在不改变芯片选择的情、况下,如何通过改... 在一片速度较低的FPGA芯片上,设计实现了综合型高速雷达数字信号发生器,给出了仿真结果,最高仿真数据率可达2.44Gbps。介绍了综合型高速数字信号发生器的基本设计思路和几个实现技巧,重点介绍了在不改变芯片选择的情、况下,如何通过改进设计方案,提高系统的工作速度。 展开更多
关键词 高速 雷达 综合型 数字信号发生器 流水线 并行逻辑 max plus Ⅱ
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关于极大加区间矩阵上的某些结果
3
作者 冯新磊 赵建立 张义宁 《河北大学学报（自然科学版）》 CAS 北大核心 2009年第1期1-4,共4页
提出了极大加正定区间矩阵、区间矩阵的正定形式和向日葵区间矩阵等概念,得到了正定区间矩阵的可能的特征空间的有关定理;对一类特殊的矩阵,解决了一个公开问题.
关键词 极大加代数 极大加正定矩阵 矩阵的一个正定形式 极大加区间矩阵 向日葵矩阵
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基于VHDL的旋转编码器接口电路的实现 被引量：1
4
作者 薛沛祥 袁少强 《微型机与应用》 2011年第1期23-25,共3页
用VHDL语言设计的增量式旋转编码器接口电路,实现了四倍频、双向计数的功能以及与单片机的接口。给出了在MAX Plus Ⅱ环境下的VHDL源代码和时序仿真结果。本设计在角度测量、位移测量和高度测量等方面有广泛的应用价值。
关键词 旋转编码器 四倍频 VHDL max plus Ⅱ
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基于FPGA实现的扩频通信系统 被引量：1
5
作者 赵丰 《中国新通信》 2009年第7期9-11,共3页
扩展频谱通信技术是一种信息传输方式。其系统占用的频带宽度远远大于要传输的原始信号带宽(或信息比特率)。本论文工作的重点是在Max plus2开发平台上具体实现这个扩频系统,并对系统中的每个模块进行相应的功能仿真。
关键词 扩频通信 FPGA max plus2 功能仿真
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极大加可约矩阵的谱与周期时间向量的关系
6
作者 冯新磊 张凤霞 +1 位作者 赵建立 邵晋梁 《数学的实践与认识》 CSCD 北大核心 2010年第24期168-173,共6页
提出了极大加代数上可约矩阵特征值的缺失值及冗余值的概念,得到了相应的定理;对特征值与周期时间向量分量之间的关系作了深入的研究.
关键词 极大加代数 可约矩阵 特征值 关联图 周期时间向量
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VHDL及MAX PlusⅡ在数字系统设计中的应用
7
作者 汪红 田莎莎 童小念 《软件导刊》 2007年第11期54-56,共3页
探讨了基于EDA(电子设计自动化)技术的VHDL在数字系统设计中的应用,并使用具体开发平台MAX PlusⅡ设计了一个串行数字传输系统。
关键词 数字系统 电子设计自动化 VHDL maxplusⅡ
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基于CPLD的电视信号发生器的设计与实现 被引量：10
8
作者 史彩娟 李文元 张培芬 《电子测量技术》 2006年第3期76-78,共3页
介绍了基于CPLD的电视信号发生器的组成及工作原理,对CPLD内部逻辑功能设计、基本原理,以及系统的硬件构成进行了详细的说明。该电视信号发生器具有精度高、可靠性高、电路简单、体积小等特点,且采用硬件描述语言AHDL编程实现,易于软件... 介绍了基于CPLD的电视信号发生器的组成及工作原理,对CPLD内部逻辑功能设计、基本原理,以及系统的硬件构成进行了详细的说明。该电视信号发生器具有精度高、可靠性高、电路简单、体积小等特点,且采用硬件描述语言AHDL编程实现,易于软件功能扩展。 展开更多
关键词 CPLD 电视信号发生器 max%plus%plus Ⅱ
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一种基于FPGA实现的全数字锁相环 被引量：6
9
作者 庞浩 王赞基 《电子技术应用》 北大核心 2005年第5期28-30,共3页
锁相环被广泛应用于电力系统的测量和控制中。介绍了一种新型的基于比例积分控制逻辑的全数字锁相环。通过对其数学模型的分析,阐述了该锁相环的各项性能指标与设计参数的关系,并由此提出了具体的设计方法,同时提供了一个基于MAX+PLUSI... 锁相环被广泛应用于电力系统的测量和控制中。介绍了一种新型的基于比例积分控制逻辑的全数字锁相环。通过对其数学模型的分析,阐述了该锁相环的各项性能指标与设计参数的关系,并由此提出了具体的设计方法,同时提供了一个基于MAX+PLUSII软件和FPGA器件完成的设计实例。仿真和实测结果表明了该锁相环设计方法的正确性和易实现性,也验证了该锁相环的良好性能。 展开更多
关键词 全数字锁相环 FPGA实现 max%plus%plus FPGA器件 设计方法 电力系统 控制逻辑 比例积分 数学模型 设计参数 性能指标 设计实例 实测结果 正确性
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基于动车运用的高速铁路列车运行图鲁棒性研究 被引量：9
10
作者 王昕 聂磊 李文俊 《铁道运输与经济》 北大核心 2014年第11期50-55,共6页
基于离散事件动态系统理论,将列车发车作为基本事件,运用Max-Plus Algebra方法建立列车运行图的状态动力学方程和列车晚点传播模型;设计列车次序可调整条件下晚点传播的计算流程及方法,研究状态矩阵的更新,使Max-Plus Algebra能够适用... 基于离散事件动态系统理论,将列车发车作为基本事件,运用Max-Plus Algebra方法建立列车运行图的状态动力学方程和列车晚点传播模型;设计列车次序可调整条件下晚点传播的计算流程及方法,研究状态矩阵的更新,使Max-Plus Algebra能够适用于状态矩阵改变的迭代运算;最后综合评价列车发车次序调整、设置交路接续冗余时间及动车组交路调整3种策略对列车运行图鲁棒性的影响。案例计算结果表明,合理设置交路接续冗余时间、调整列车发车次序和调整交路能够有效消减列车晚点,提高列车运行图的鲁棒性。 展开更多
关键词 列车运行图 max-plus ALGEBRA 鲁棒性 晚点传播 列车运行调整
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利用MATLAB增强MAX+PLUS Ⅱ的仿真功能 被引量：6
11
作者 蔡英武 《电子技术应用》 北大核心 2000年第3期13-15,共3页
介绍了一种利用工具软件ＭＡＴＬＡＢ强大的数学功能来增强ＡＬＴＥＲＡ公司的可编程逻辑器件设计软件 ＭＡＸ＋ ＰＬＵＳⅡ的仿真功能、提高设计品质的方法，有较强的针对性。
关键词 MATLAB max%plus%plus FPGA 工具软件 电路设计 仿真
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基于CPLD和单片机的等精度数字频率计设计 被引量：8
12
作者 李莉 熊晶 《现代电子技术》 北大核心 2015年第10期118-120,123,共4页
根据相位重合点理论对等精度数字频率计进行改进,采用该理论可使对标准频率信号和待测频率的计数同时开始,消除了对标准频率信号计数时±1个周期的误差。系统设计主要包括三部分:待测频率的整形放大部分;计数部分,采用CPLD,相位重... 根据相位重合点理论对等精度数字频率计进行改进,采用该理论可使对标准频率信号和待测频率的计数同时开始,消除了对标准频率信号计数时±1个周期的误差。系统设计主要包括三部分:待测频率的整形放大部分;计数部分,采用CPLD,相位重合点的检测也在CPLD中完成;频率的计算和显示部分由单片机AT89C51完成。CPLD部分的仿真使用Max+PlusⅡ,单片机部分的仿真使用Protues软件。测试结果表明,待测频率在1 Hz^10 MHz范围内,频率计测量精度高,稳定性好。 展开更多
关键词 相位重合点理论 CPLD 等精度数字频率计 max%plus%plus Ⅱ
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一种基于FPGA技术的HDB3译码器的设计 被引量：7
13
作者 蒋青 吕翊 《微电子学》 CAS CSCD 北大核心 2007年第2期298-300,304,共4页
分析了HDB3译码器的原理,提出了一种基于FPGA技术的HDB3译码器的快速实现方法。在此基础上,选用Max+plus II平台和Altera公司MAX7000器件EPM7096LC68芯片,设计实现了一个串行输入、串行输出的HDB3译码器。实践证明,此方法具有设计简单... 分析了HDB3译码器的原理,提出了一种基于FPGA技术的HDB3译码器的快速实现方法。在此基础上,选用Max+plus II平台和Altera公司MAX7000器件EPM7096LC68芯片,设计实现了一个串行输入、串行输出的HDB3译码器。实践证明,此方法具有设计简单、快速、高效和实时性强等特点。 展开更多
关键词 HDB3译码器 max%plus%plus Ⅱ FPGA
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基于FPGA的欧洲应答器编码实现 被引量：2
14
作者 张斌 李开成 《北京交通大学学报》 EI CAS CSCD 北大核心 2006年第2期72-75,共4页
应答器作为车地间信息传输的方式之一,在列车运行控制系统中有广泛的应用,欧洲列车控制系统(ETCS)就利用欧洲应答器(EUROBALISE)来实现车_地间的通信.本文在EU-ROBALISE编码原理的基础上,设计了一种利用现场可编程逻辑门阵列(FPGA)来实... 应答器作为车地间信息传输的方式之一,在列车运行控制系统中有广泛的应用,欧洲列车控制系统(ETCS)就利用欧洲应答器(EUROBALISE)来实现车_地间的通信.本文在EU-ROBALISE编码原理的基础上,设计了一种利用现场可编程逻辑门阵列(FPGA)来实现EU-ROBALISE实时编码的方法,在MAX+PLUS II平台上应用VHDL硬件描述语言进行了仿真分析,最后的验证结果表明设计正确,达到了预期的目的. 展开更多
关键词 欧洲应答器 编码 现场可编程门阵列 max%plus%plus Ⅱ 硬件描述语言
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VHDL语言在数字电路中的设计与应用 被引量：6
15
作者 沈小丽 潘兰芳 +1 位作者 李敏 李青 《现代电子技术》 2005年第12期93-95,共3页
根据教学实践,介绍了VHDL硬件描述语言进行工程设计的优点。他既是一种与实际技术相独立的语言,不束缚于某一特定的模拟程序或数字装置上,也不把设计方法强加于设计者,他允许设计者在其使用范围内选择工艺和方法,描述能力极强,覆盖了逻... 根据教学实践,介绍了VHDL硬件描述语言进行工程设计的优点。他既是一种与实际技术相独立的语言,不束缚于某一特定的模拟程序或数字装置上,也不把设计方法强加于设计者,他允许设计者在其使用范围内选择工艺和方法,描述能力极强,覆盖了逻辑设计的诸多领域和层次,并支持众多的硬件模型;也是一种在数字电路教学中全新的理论联系实际的教学方法和全新的培养学生实际动手能力的有效工具。同时简要地说明VHDL硬件描述语言的支撑软件Max+PlusⅡ。并结合实例详细阐明VHDL语言在Max+PlusⅡ软件的环境下对数字电路的设计、应用方法及使用时需注意的几个方面事项。 展开更多
关键词 VHDL max%plus%plus Ⅱ 器件配王 EDA
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利用MAX+plus Ⅱ改进数字电路教学 被引量：5
16
作者 曾洁 《实验科学与技术》 2007年第4期87-89,共3页
介绍了MAX+PLUS Ⅱ在数字电路理论教学和实验教学中的应用,并举例说明了传统教学方法和现代设计工具相结合的优点。
关键词 max%plus%plus Ⅱ软件 EDA工具 数字电路 教学 实验
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基于CPLD的曼彻斯特编码技术 被引量：5
17
作者 王奇 王英民 +1 位作者 牛奕龙 陶林伟 《微型机与应用》 2009年第24期39-41,45,共4页
研究了曼彻斯特编解码方法,采用VHDL语言在CPLD上实现了编解码,使系统的功能高度集成,提高了系统的灵活性与兼容性。通过MAX+PLUSⅡ仿真了2 MB/s速率下的编解码,结果和理论分析一致,验证了编解码电路设计的有效性和可行性。
关键词 CPLD 曼彻斯特编解码 max%plus%plus Ⅱ
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面向FPGA/CPLD的数字系统设计与实践
18
作者 冼志妙 《广西师范大学学报（自然科学版）》 CAS 北大核心 2005年第1期38-41,共4页
介绍一种在EDA软件平台上,应用VHDL对FPGA/CPLD进行自动化设计的流程,并用实例说明了在EDA平台上进行电路设计、实验的具体方法及研究.
关键词 FPGA/CPLD EDA VHDL 设计流程 max%plus%plus Ⅱ
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出租车计价器的FPGA设计 被引量：4
19
作者 王晓晖 熊建国 《现代电子技术》 2009年第23期210-212,共3页
介绍一种出租车计价器的功能要求及其设计方案。在软件Max+PlusⅡ中给出具体设计过程,采用层次化设计方法,对主要电路模块和整个系统进行了仿真验证,实现预定的逻辑功能。该设计具有集成度高、设计周期短、易于修改的特点。
关键词 FPGA max%plus%plus Ⅱ 计价器 Vorilog HDL
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32通道256级灰度高压驱动芯片HV632 被引量：3
20
作者 程妮 黄世震 林伟 《现代电子技术》 2006年第4期112-113,117,共3页
HV632是一种用于聚合体液晶(PLCD)、真空荧光管(VFD)和场致发光显示器(FED)的一种80 V,32通道显示器驱动芯片,具有256级灰度控制能力。采用Supertex公司的HVCMOS技术,内含全集成低压CMOS逻辑。通过对HV632芯片内部结构的研究,详细介绍... HV632是一种用于聚合体液晶(PLCD)、真空荧光管(VFD)和场致发光显示器(FED)的一种80 V,32通道显示器驱动芯片,具有256级灰度控制能力。采用Supertex公司的HVCMOS技术,内含全集成低压CMOS逻辑。通过对HV632芯片内部结构的研究,详细介绍了该芯片的功能特点和工作原理,并通过仿真软件Max+Plus II和Spice对其部分结构进行了仿真,给出了仿真分析结果,对掌握该芯片的工作原理及使用该芯片有很大的帮助。另外还简单介绍了该芯片的应用方法。 展开更多
关键词 高压驱动 脉宽调制 场致发光显示器 max%plus%plus Ⅱ
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