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基于积分结构的数字正切锁相环改进设计
被引量：
1
1
作者
付东兵
徐洋洋
+1 位作者
邱雅倩
姚亚峰
《电视技术》
2019年第1期1-4,34,共5页
针对时延数字正切锁相环存在跟踪盲区、环路建立时间长和非线性等问题,提出一种基于积分结构的改进数字正切锁相环设计。为使鉴相器具有更好的线性特征,采用积分结构代替固定时延单元。通过提取信号幅度中的频率信息并将其用于频率粗调...
针对时延数字正切锁相环存在跟踪盲区、环路建立时间长和非线性等问题,提出一种基于积分结构的改进数字正切锁相环设计。为使鉴相器具有更好的线性特征,采用积分结构代替固定时延单元。通过提取信号幅度中的频率信息并将其用于频率粗调,可较大幅度的减少频率跟踪时间。对积分结构的数字正切锁相环进行了理论描述和分析,并利用System Generator建立设计模型并仿真。结果表明,积分结构的数字正切锁相环不仅能够消除跟踪盲区,提高相位鉴别精度,还能较快进入锁定状态,减少约31%的锁定时间,改进效果明显。
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关键词
数字正切锁相环
积分结构
线性鉴相器
全数字锁相环
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职称材料
一种全速率线性25Gb/s时钟数据恢复电路
2
作者
张书豪
黄启俊
+2 位作者
常胜
王豪
何进
《半导体光电》
CAS
北大核心
2023年第3期344-349,共6页
面向高速光通信系统的应用,提出了一种全速率线性25 Gb/s时钟数据恢复电路(Clock and Data Recovery Circuit,CDRC)。CDRC采用了混频器型线性鉴相器和自动锁频技术来实现全速率时钟提取和数据恢复。在设计中没有使用外部参考时钟。基于4...
面向高速光通信系统的应用,提出了一种全速率线性25 Gb/s时钟数据恢复电路(Clock and Data Recovery Circuit,CDRC)。CDRC采用了混频器型线性鉴相器和自动锁频技术来实现全速率时钟提取和数据恢复。在设计中没有使用外部参考时钟。基于45 nm CMOS工艺,该CDR电路从版图后仿真结果得到:恢复25 Gb/s数据眼图的差分电压峰峰值V_(pp)和抖动峰峰值分别为1.3 V和2.93 ps;输出25 GHz时钟的差分电压峰峰值V_(pp)和抖动峰峰值分别为1 V和2.51 ps,相位噪声为-93.6 dBc/Hz@1 MHz。该芯片面积为1.18×1.07 mm^(2),在1 V的电源电压下功耗为51.36 mW。
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关键词
光通信
时钟数据恢复
线性鉴相器
鉴频器
CMOS
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职称材料
直线加速器微波相位检测与调控研究
3
作者
董赛
周银贵
+2 位作者
吴丛凤
黄贵荣
贾大春
《中国科学技术大学学报》
CAS
CSCD
北大核心
2007年第4期466-470,共5页
将微波相位检测技术与“束流能量极大化”方法相结合,设计了直线加速器微波相位检测与稳相调控系统,并进行了微波精密鉴相调相的实验研究.结果表明,在CW频率为2856 MHz时,相位检测精度为2.0°,不仅能满足0.2 GeV直线加速器作为0.8 ...
将微波相位检测技术与“束流能量极大化”方法相结合,设计了直线加速器微波相位检测与稳相调控系统,并进行了微波精密鉴相调相的实验研究.结果表明,在CW频率为2856 MHz时,相位检测精度为2.0°,不仅能满足0.2 GeV直线加速器作为0.8 GeV电子储存环注入器的使用要求,而且可应用至其他多节加速段直线加速器微波系统.并从未来的直线加速器驱动的自由电子激光研究需求出发,成功地将微波相位检测精度提高到了优于0.3°的水平.
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关键词
直线加速器
束流能量
微波相位
精密鉴相
微波信号测量
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职称材料
低电压高速CMOS电流模线性鉴相器的设计
4
作者
张坤
陈岚
《电子器件》
CAS
2008年第3期849-852,共4页
在高速时钟和数据恢复电路(CDR)中一般采用高数率比线性鉴相器(LPD)来降低鉴相器(PD)和压控振荡器(VCO)的工作频率。从电路结构的复杂度、芯片面积以及功耗三方面,对三种不同速率比LPD电路进行了分析比较;针对2.5Gbit/s CDR电路的具体应...
在高速时钟和数据恢复电路(CDR)中一般采用高数率比线性鉴相器(LPD)来降低鉴相器(PD)和压控振荡器(VCO)的工作频率。从电路结构的复杂度、芯片面积以及功耗三方面,对三种不同速率比LPD电路进行了分析比较;针对2.5Gbit/s CDR电路的具体应用,分别设计了半数率比和1/4数率比LPD,均通过了功能仿真;最后比较仿真结果,在2.5Gbit/s应用下,半数率比结构是合理的选择。电路设计采用TSMC0.18μm CMOS混合信号工艺,LPD电路均采用低电压高速电流模逻辑(CML)实现。
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关键词
串行和解串电路
时钟和数据恢复
线性鉴相器
电流模逻辑
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职称材料
题名
基于积分结构的数字正切锁相环改进设计
被引量：
1
1
作者
付东兵
徐洋洋
邱雅倩
姚亚峰
机构
重庆声光电公司模拟集成电路重点实验室
中国地质大学机械与电子信息学院
出处
《电视技术》
2019年第1期1-4,34,共5页
基金
模拟集成电路重点实验室稳定支持项目(6142802WD201805)
中央高校军民融合专项基金培育项目(201708)
文摘
针对时延数字正切锁相环存在跟踪盲区、环路建立时间长和非线性等问题,提出一种基于积分结构的改进数字正切锁相环设计。为使鉴相器具有更好的线性特征,采用积分结构代替固定时延单元。通过提取信号幅度中的频率信息并将其用于频率粗调,可较大幅度的减少频率跟踪时间。对积分结构的数字正切锁相环进行了理论描述和分析,并利用System Generator建立设计模型并仿真。结果表明,积分结构的数字正切锁相环不仅能够消除跟踪盲区,提高相位鉴别精度,还能较快进入锁定状态,减少约31%的锁定时间,改进效果明显。
关键词
数字正切锁相环
积分结构
线性鉴相器
全数字锁相环
Keywords
Digital
Tanlock
Loop
Integral-Based
linearized
phase detector
All
Digital
PLL
分类号
TN763.2 [电子电信—电路与系统]
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职称材料
题名
一种全速率线性25Gb/s时钟数据恢复电路
2
作者
张书豪
黄启俊
常胜
王豪
何进
机构
武汉大学物理科学与技术学院
出处
《半导体光电》
CAS
北大核心
2023年第3期344-349,共6页
基金
国家自然科学基金项目(61774113,61874079,62074116,81971702)。
文摘
面向高速光通信系统的应用,提出了一种全速率线性25 Gb/s时钟数据恢复电路(Clock and Data Recovery Circuit,CDRC)。CDRC采用了混频器型线性鉴相器和自动锁频技术来实现全速率时钟提取和数据恢复。在设计中没有使用外部参考时钟。基于45 nm CMOS工艺,该CDR电路从版图后仿真结果得到:恢复25 Gb/s数据眼图的差分电压峰峰值V_(pp)和抖动峰峰值分别为1.3 V和2.93 ps;输出25 GHz时钟的差分电压峰峰值V_(pp)和抖动峰峰值分别为1 V和2.51 ps,相位噪声为-93.6 dBc/Hz@1 MHz。该芯片面积为1.18×1.07 mm^(2),在1 V的电源电压下功耗为51.36 mW。
关键词
光通信
时钟数据恢复
线性鉴相器
鉴频器
CMOS
Keywords
optical
communication
CDR
linear
phase detector
frequency
detector
CMOS
分类号
TN432 [电子电信—微电子学与固体电子学]
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职称材料
题名
直线加速器微波相位检测与调控研究
3
作者
董赛
周银贵
吴丛凤
黄贵荣
贾大春
机构
中国科学技术大学国家同步辐射实验室
出处
《中国科学技术大学学报》
CAS
CSCD
北大核心
2007年第4期466-470,共5页
基金
国家自然科学基金(10375061)
中国科学院创新工程二期项目资助
文摘
将微波相位检测技术与“束流能量极大化”方法相结合,设计了直线加速器微波相位检测与稳相调控系统,并进行了微波精密鉴相调相的实验研究.结果表明,在CW频率为2856 MHz时,相位检测精度为2.0°,不仅能满足0.2 GeV直线加速器作为0.8 GeV电子储存环注入器的使用要求,而且可应用至其他多节加速段直线加速器微波系统.并从未来的直线加速器驱动的自由电子激光研究需求出发,成功地将微波相位检测精度提高到了优于0.3°的水平.
关键词
直线加速器
束流能量
微波相位
精密鉴相
微波信号测量
Keywords
linear
accelerator
electron
energy
microwave
signal
measurement
radio
frequency
phase
high
accuracy
phase detector
分类号
TN015 [电子电信—物理电子学]
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职称材料
题名
低电压高速CMOS电流模线性鉴相器的设计
4
作者
张坤
陈岚
机构
中国科学院计算技术研究所
中国科学院研究生院
出处
《电子器件》
CAS
2008年第3期849-852,共4页
文摘
在高速时钟和数据恢复电路(CDR)中一般采用高数率比线性鉴相器(LPD)来降低鉴相器(PD)和压控振荡器(VCO)的工作频率。从电路结构的复杂度、芯片面积以及功耗三方面,对三种不同速率比LPD电路进行了分析比较;针对2.5Gbit/s CDR电路的具体应用,分别设计了半数率比和1/4数率比LPD,均通过了功能仿真;最后比较仿真结果,在2.5Gbit/s应用下,半数率比结构是合理的选择。电路设计采用TSMC0.18μm CMOS混合信号工艺,LPD电路均采用低电压高速电流模逻辑(CML)实现。
关键词
串行和解串电路
时钟和数据恢复
线性鉴相器
电流模逻辑
Keywords
SerDes
clock
and
data
recovery
（CDR）
linear
phase
-
detector
（LPD）
current
mode
logic
（CML）
分类号
TN432 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于积分结构的数字正切锁相环改进设计
付东兵
徐洋洋
邱雅倩
姚亚峰
《电视技术》
2019
1
下载PDF
职称材料
2
一种全速率线性25Gb/s时钟数据恢复电路
张书豪
黄启俊
常胜
王豪
何进
《半导体光电》
CAS
北大核心
2023
0
下载PDF
职称材料
3
直线加速器微波相位检测与调控研究
董赛
周银贵
吴丛凤
黄贵荣
贾大春
《中国科学技术大学学报》
CAS
CSCD
北大核心
2007
0
下载PDF
职称材料
4
低电压高速CMOS电流模线性鉴相器的设计
张坤
陈岚
《电子器件》
CAS
2008
0
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职称材料
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