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题名一种基于FPGA加速的高性能数据解压方法
被引量：1
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作者
刘谱光
魏子令
黄成龙
陈曙晖
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机构
国防科技大学计算机学院
军事科学院国防科技创新研究院人工智能研究中心
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出处
《计算机学报》
EI
CAS
CSCD
北大核心
2023年第12期2687-2704,共18页
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基金
国家自然科学基金(62202486,61972412,U22B2005,12102468)
国防科技大学校科研项目(ZK21-02)资助。
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文摘
在数据库、深度学习、高效存储等数据读取性能敏感的应用场景中,数据解压性能对上层应用的服务质量有着重要影响.LZ4无损数据压缩算法具备高速解压特性,因此被广泛应用在高速解压场景中,但其运行需要消耗大量CPU资源.为减少LZ4数据解压开销,学界和业界提出了基于FPGA的LZ4数据解压加速方法.但现有方法大多采用逐字节顺序处理的计算模式,导致并行度和吞吐率存在较大不足.因此,设计实现高性能LZ4数据解压加速方法成为当前研究亟需解决的关键问题.以LZ4解压的高性能加速为目标,本文研究从多层次对LZ4解压进行并行加速设计,提出了一种基于FPGA加速的高性能LZ4数据解压方法.首先,本方法研究对LZ4序列解析过程进行并行化改进,设计实现了一个基于多字段并行解析方法的并行化序列解析器,将吞吐率从每周期单字节扩展到每周期多字节.此外,本方法对序列解析器中的高时延长度字段解析逻辑进行优化改进,设计了基于二分法的最大匹配长度快速解析方法,显著减小序列解析器的关键路径时延,使得改进后的设计时钟频率比改进前提高了约21%.其次,基于并行化序列解析器,本方法设计实现了一个高性能数据解压引擎.该引擎将序列解析与数据还原过程进行解耦设计,对解压输出数据通路进行扩展,解决了解压过程中输入输出吞吐率不匹配的问题.最后,为进一步提高吞吐率性能,本方法提出了可扩展多引擎数据解压加速器设计,并实现了一个基于CPU-FPGA架构的异构端到端数据解压加速系统原型.实验分析表明,本方法提出的数据解压引擎的每周期吞吐量是现有研究的4.1~6.8倍.该引擎实现了约1.7 GB/s的解压吞吐率,达到现有研究的2.6~6.6倍.系统原型的端到端测试和资源使用评估结果表明,本方法提出的数据解压加速系统在吞吐率和资源使用方面具备良好的可扩�
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关键词
数据解压加速
并行化设计
现场可编程门阵列(FPGA)
lz4算法
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Keywords
data decompression acceleration
parallelization design
field-programmable gate array(FPGA)
lz4 algorithm
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分类号
TP302
[自动化与计算机技术—计算机系统结构]
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题名高速数据压缩及加密硬件加速电路研究
被引量：2
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作者
王飞
李钊
尹晓华
雷振江
曹智
范赛龙
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机构
国网辽宁省电力有限公司信息通信分公司
国网辽宁省电力有限公司科技信通部
南京航空航天大学电子信息工程学院
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出处
《计算机与数字工程》
2020年第1期212-216,246,共6页
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基金
江苏省自然科学基金项目（编号：BK20151477）
国网辽宁省电力有限公司科技项目资助
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文摘
数据的爆炸式增长和有限的带宽使得数据压缩日渐重要,但是对于关键和敏感数据只是单纯地进行压缩会面临泄漏和窃听等信息安全风险,因此还需要对压缩后的数据进行加密。为解决软件压缩加密速度慢、占用大量CPU资源的缺点,论文实现了同时具有LZ4数据压缩模块和AES加密模块的FPGA硬件加速电路,并且修改了LZ4部分数据格式以适应硬件的运行,通过乒乓操作进一步优化了硬件的性能。在Vivado 2016.4中进行了Verilog代码的设计和仿真,然后在Xilinx KC705评估板上进行了实现和测试,最高实际测试频率达到了220MHz,流水线的设计使得吞吐率可达1760Mbps,性能超过了之前已有的最佳设计。
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关键词
lz4算法
数据压缩
AES加密
FPGA
流水线设计
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Keywords
lz4 algorithm
data compression
AES encryption
FPGA
pipeline design
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分类号
TP332.1
[自动化与计算机技术—计算机系统结构]
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