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基于6 Gsample/s 12 bit ADC接口控制层电路设计与实现 被引量：4
1
作者 张春茗 杨添 +1 位作者 严展科 吴喜浩 《电子器件》 CAS 北大核心 2020年第5期1142-1147,共6页
基于JESD204C协议设计了一种应用于6 Gsample/s 12 bit ADC的高速串行接口控制层电路。该电路采用64B/66B链路层实现数据的高速率传输,同时增加8B/10B链路层以满足数据的低速率传输,提高了接口电路的兼容性。控制层电路的传输层采用两... 基于JESD204C协议设计了一种应用于6 Gsample/s 12 bit ADC的高速串行接口控制层电路。该电路采用64B/66B链路层实现数据的高速率传输,同时增加8B/10B链路层以满足数据的低速率传输,提高了接口电路的兼容性。控制层电路的传输层采用两级映射结构,64B/66B链路层采用并行加扰,8B/10B链路层采用4路并行编码法,减少电路面积,提高电路时序性能。本文采用Verilog HDL语言对电路进行RTL级描述,且在VCS软件上进行功能验证。结果表明控制层电路能够实现所设计的14种工作模式。基于TSMC 90 nm COMS工艺,在Design Compiler平台上对电路进行综合。报告表明该电路在高速率传输模式下最高工作频率为384 MHz,单通道数据最高输出速率为24.5 Gbit/s;在低速率传输模式下最高工作频率为357 MHz,单通道数据最高输出速率为11.4 Gbit/s。 展开更多
关键词 高速串行接口 jesd204c协议 模数转换器 控制层电路 并行编码
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JESD204C协议接收端64 B/66 B链路层电路设计 被引量：2
2
作者 张春茗 杨添 王一平 《西安邮电大学学报》 2021年第1期60-66,共7页
提出了一种JESD204C协议接收端64 B/66 B链路层电路设计方案。利用增加位数据滑动状态方法,完成并行数据中同步头序列的检测,以避免并行的数据串化,减小电路设计的复杂度。采用并行设计方法,设计了解扰电路和12位循环冗余校验(12-bit Cy... 提出了一种JESD204C协议接收端64 B/66 B链路层电路设计方案。利用增加位数据滑动状态方法,完成并行数据中同步头序列的检测,以避免并行的数据串化,减小电路设计的复杂度。采用并行设计方法,设计了解扰电路和12位循环冗余校验(12-bit Cyclic Redundancy Check,CRC12)校验电路的设计,以满足接收端64 B/66 B层以块为单位进行数据处理的要求。仿真与综合结果表明,设计电路的最高工作频率为484 MHz,单通道数据传输数率为32 Gbps,电路面积为15898.6μm^(2)。 展开更多
关键词 高速串行接口 jesd204c协议 64 B/66 B链路层 并行算法 转换器
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