基于IEEE-754标准和现场可编程门阵列技术的混沌产生器设计与实现 被引量：31

1

作者 周武杰 禹思敏 《物理学报》 SCIE EI CAS CSCD 北大核心 2008年第8期4738-4747,共10页

提出了基于IEEE-754标准的现场可编程门阵列(FPGA)通用混沌与超混沌信号产生器设计与硬件实现的一种新方法.首先,根据Euler算法,对连续混沌系统作离散化处理,便于FPGA等一类数字信号处理器件的实现.其次,基于IEEE-754标准和模块化设计理... 提出了基于IEEE-754标准的现场可编程门阵列(FPGA)通用混沌与超混沌信号产生器设计与硬件实现的一种新方法.首先,根据Euler算法,对连续混沌系统作离散化处理,便于FPGA等一类数字信号处理器件的实现.其次,基于IEEE-754标准和模块化设计理念,用硬件描述语言构建出浮点数的乘法运算、加法运算、符号函数运算、正负绝对值运算、初始值与迭代值选择等5个基本模块,并以此为基础,进一步在FPGA平台上产生包括网格状多涡卷蔡氏系统在内的多种不同类型的混沌与超混沌信号.最后,通过对语音芯片的配置,利用其立体声左右通道输出两路混沌信号,可在示波器上显示多种混沌与超混沌吸引子的相图.该方案的主要特点是通用性强.对IEEE-754标准的浮点数算法以及在FPGA平台上产生混沌与超混沌信号的原理进行了分析,给出了算法流程图、技术开发过程以及硬件设计与实现结果. 展开更多

关键词 网格状多涡卷混沌系统 ieee-754标准 现场可编程门阵列 浮点数算法

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一种含有常数项的新超混沌系统及其FPGA实现 被引量：10

2

作者 黄沄 罗明伟 张鹏 《重庆师范大学学报（自然科学版）》 CAS CSCD 北大核心 2015年第1期116-120,共5页

提出了含有常数项的新四维超混沌系统。对该系统的平衡点进行了理论分析,对系统的Lyapunov指数谱、分岔图、相图进行了数值仿真,呈现出了系统的复杂动力学行为。在IEEE-754标准下,利用了FPGA对该超混沌系统进行电路设计,硬件实验结果与... 提出了含有常数项的新四维超混沌系统。对该系统的平衡点进行了理论分析,对系统的Lyapunov指数谱、分岔图、相图进行了数值仿真,呈现出了系统的复杂动力学行为。在IEEE-754标准下,利用了FPGA对该超混沌系统进行电路设计,硬件实验结果与数值仿真结果相一致,验证了该系统的可实现性。 展开更多

关键词 混沌 超混沌系统 ieee-754标准 FPGA

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一个新的四翼超混沌系统及其FPGA实现 被引量：6

3

作者 黄沄 张鹏 赵卫峰 《西南大学学报（自然科学版）》 CAS CSCD 北大核心 2013年第6期127-130,共4页

在一个三维混沌系统上,增加一个状态变量,构造了一个新的四翼超混沌系统.分析了系统的基本动力学行为,包括系统的相图、平衡点和Lyapunov指数谱.在IEEE-754标准下,利用FPGA对该超混沌系统进行了电路设计,硬件实验结果与数值仿真结果相一... 在一个三维混沌系统上,增加一个状态变量,构造了一个新的四翼超混沌系统.分析了系统的基本动力学行为,包括系统的相图、平衡点和Lyapunov指数谱.在IEEE-754标准下,利用FPGA对该超混沌系统进行了电路设计,硬件实验结果与数值仿真结果相一致,验证了该系统的可实现性. 展开更多

关键词 混沌 四翼超混沌系统 ieee-754标准 FPGA

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基于FPGA的混沌信号发生器的设计与实现 被引量：3

4

作者 刘玉民 张雨虹 姚明林 《计算机工程与设计》 CSCD 北大核心 2010年第18期3972-3974,共3页

提出了基于FPGA设计混沌信号发生器的改进方法。采用Euler算法将连续混沌系统转换为离散混沌系统;基于IEEE-754单精度浮点数标准和模块化设计理念,使用Quartus II软件,采用VHDL和原理图相结合的方式设计混沌信号发生器。最后,在FPGA实... 提出了基于FPGA设计混沌信号发生器的改进方法。采用Euler算法将连续混沌系统转换为离散混沌系统;基于IEEE-754单精度浮点数标准和模块化设计理念,使用Quartus II软件,采用VHDL和原理图相结合的方式设计混沌信号发生器。最后,在FPGA实验系统上进行实验,在示波器上显示了混沌吸引子的相图及时域混沌信号。由于采用了基于数据选择器的面积优化方法,复用耗费逻辑资源较多的浮点运算模块,大大减少了混沌信号发生器所占用的FPGA逻辑资源。实验结果表明了该方法的有效性和通用性。 展开更多

关键词 混沌 现场可编程门阵列 ieee-754标准 面积优化 浮点乘法器

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一种新的具有光滑二次函数多涡卷混沌系统及其FPGA实现 被引量：3

5

作者 黄沄 罗小华 张鹏 《重庆邮电大学学报（自然科学版）》 北大核心 2012年第4期479-482,共4页

提出一类含有光滑二次函数的多涡卷混沌系统,该系统是对现有的多涡卷混沌系统的补充和完善。在多涡卷混沌系统中添加一个光滑二次函数,并对系统进行适当的修改,构造了一个新的具有光滑二次函数的多涡卷混沌系统。对系统平衡点进行了分... 提出一类含有光滑二次函数的多涡卷混沌系统,该系统是对现有的多涡卷混沌系统的补充和完善。在多涡卷混沌系统中添加一个光滑二次函数,并对系统进行适当的修改,构造了一个新的具有光滑二次函数的多涡卷混沌系统。对系统平衡点进行了分析并作出Lyapunov指数谱、分岔图、相图以及对Poincaré截面进行了数值仿真,结果表明系统具有复杂的动力学特性。在IEEE-754标准下,利用FPGA设计了多涡卷混沌信号产生器,硬件实验结果与数值仿真结果相一致。 展开更多

关键词 混沌 多涡卷 ieee-754标准 现场可编程门阵列(FPGA)

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32位浮点正余弦函数的FPGA实现 被引量：3

6

作者 陈石平 李全 +1 位作者 付佃华 段吉海 《微计算机信息》 北大核心 2008年第5期176-178,共3页

本文首先介绍了CORDIC算法原理和IEEE-754标准化结构,然后在传统CORDIC算法的基础之上,用Verilog HDL语言对CORDIC内核及前后处理单元进行了编程与设计,通过增加迭代次数,对参数进行了优化筛选,提高了运算精度,使设计出的软核能够在精... 本文首先介绍了CORDIC算法原理和IEEE-754标准化结构,然后在传统CORDIC算法的基础之上,用Verilog HDL语言对CORDIC内核及前后处理单元进行了编程与设计,通过增加迭代次数,对参数进行了优化筛选,提高了运算精度,使设计出的软核能够在精度要求较高的场合中运行,输出数据经过IEEE-754标准化处理,能够直接兼容大多数处理器,扩展了其应用范围。最后在Quartus Ⅱ 5.1上进行了时序仿真,设计结果表明该算法在硬件上具有很大的优势。 展开更多

关键词 坐标旋转数字计算算法 电气和电子工程师协会-754标准 现场可编程门阵列

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MACH 2系统TDM通信接口的研究 被引量：2

7

作者 何虎 宁祎 《现代电子技术》 2013年第6期4-6,共3页

介绍了基于MACH 2系统的TDM总线原理,并以柔性直流输电工程为背景,论述了TDM通信接口在高压直流输电中的具体研究与应用,详细描述了TDM时分多路复用通信方式的性能,并介绍了TDM通讯的编码形式以及校验方式。TDM通信采用IEEE-754标准编码... 介绍了基于MACH 2系统的TDM总线原理,并以柔性直流输电工程为背景,论述了TDM通信接口在高压直流输电中的具体研究与应用,详细描述了TDM时分多路复用通信方式的性能,并介绍了TDM通讯的编码形式以及校验方式。TDM通信采用IEEE-754标准编码,具有严格的校验方式,较高的可靠性和正确性。这种在一个传输介质上传输多路数字化信号的技术,在高压直流输电控制系统保护中,具有可靠、快速的特点,能够实现串行通信连接,单方向传输,具有单个发送源,一个或多个接收源。因此,TDM总线系统广泛应用于电力系统控制保护领域。 展开更多

关键词 ieee-754标准 串行通信 TDM通信接口 MACH2系统

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一种在FPGA上实现32位浮点正弦函数的运算 被引量：4

8

作者 徐伟 《山东理工大学学报（自然科学版）》 CAS 2008年第3期93-96,共4页

利用在FPGA上实现32位浮点加法、乘法运算模块,根据泰勒多项式进行VHDL程序的映射来逼近浮点正弦函数值,所有数据都是以IEEE—754 32位单精度标准来进行函数运算的.它能够兼容大多数的处理器,为在FPGA上实现含有正弦运算的混沌电路、滤... 利用在FPGA上实现32位浮点加法、乘法运算模块,根据泰勒多项式进行VHDL程序的映射来逼近浮点正弦函数值,所有数据都是以IEEE—754 32位单精度标准来进行函数运算的.它能够兼容大多数的处理器,为在FPGA上实现含有正弦运算的混沌电路、滤波技术、语音图象处理等电路系统带来极大的方便. 展开更多

关键词 ieee754标准 泰勒多项式 模块映射 归一化处理 数值仿真

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同符号数相加“大数吃小数”的界限：理论分析 被引量：2

9

作者 曹靖 李建平 《天津师范大学学报（自然科学版）》 CAS 2014年第4期25-27,共3页

研究计算机内部二进制浮点数IEEE754存储规则及相加过程,给出数值计算中两同号规范化数相加发生"大数吃小数"现象的严格理论界限,为实际数值计算中避免此类现象提供理论依据,并利用所得理论对数值试验中的现象及结论进行解释.

关键词 “大数吃小数” 数值计算 ieee754标准 规范化二进制浮点数

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二进制浮点数转十进制的快速方法 被引量：2

10

作者 熊帮玲 吴海燕 程洋洋 《辽宁工业大学学报（自然科学版）》 2021年第3期144-147,共4页

针对在已获得浮点数在内存中的二进制数据的条件下,如何获取浮点数的十进制数据的问题,通过设计一个共用体类型实现内存中浮点数的二进制形式转十进制的快速方法。该方法简单易行,能有效地解决浮点数二进制向十进制的转换遇到的问题。

关键词 ieee754标准 浮点数 二进制 十进制 共用体

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捷联式导航计算机的最优NiosⅡ构建 被引量：1

11

作者 许德新 阙兴涛 夏全喜 《电子技术应用》 北大核心 2009年第5期159-162,共4页

从导航计算机实时性和时间可确定性的要求出发,结合niosⅡ的高度灵活性和可定制性的特点,设计了完全可控式双NiosⅡ处理器,实现了IEEE-754标准单浮点精度的cordic算法,并添加了硬件浮点运算的用户指令。最终的NiosⅡ系统非常适合捷联导... 从导航计算机实时性和时间可确定性的要求出发,结合niosⅡ的高度灵活性和可定制性的特点,设计了完全可控式双NiosⅡ处理器,实现了IEEE-754标准单浮点精度的cordic算法,并添加了硬件浮点运算的用户指令。最终的NiosⅡ系统非常适合捷联导航解算,是低成本、高性能的捷联式导航计算机的最佳选择。 展开更多

关键词 可控式双Nios Ⅱ处理器 ieee-754浮点标准 CORDIC算法 自定义用户指令

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单双精度浮点加法的可重构设计研究 被引量：1

12

作者 范继聪 洪琪 《计算机工程与设计》 CSCD 北大核心 2013年第11期3889-3893,共5页

为了节约资源,提高浮点加法运算的灵活性,提出一种支持一个双精度浮点加法和两个并行的单精度浮点加法的可重构加法器结构。该加法器结构遵循IEEE754标准,可以实现在双精度浮点加法和单精度浮点加法之间的功能切换,实现资源重用。通过... 为了节约资源,提高浮点加法运算的灵活性,提出一种支持一个双精度浮点加法和两个并行的单精度浮点加法的可重构加法器结构。该加法器结构遵循IEEE754标准,可以实现在双精度浮点加法和单精度浮点加法之间的功能切换,实现资源重用。通过大量的测试验证,该结构功能完全正确。通过资源共用,可以避免资源闲置,综合结果显示该设计在比双精度浮点加法器多用23.5%面积的前提下,可以并行实现两个单精度浮点加法,比实现相同功能的一个双精度浮点加法器和两个单精度浮点加法器共节省40%左右的面积。 展开更多

关键词 浮点算术运算 可重构设计 ieee754标准 功能切换 资源重用

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基于C++ Builder 6.0的IEEE 754中单精度浮点数转换实现 被引量：1

13

作者 翟振辉 欧世峰 +2 位作者 刘继长 钟全雄 高颖 《现代电子技术》 2014年第20期27-30,共4页

IEEE 754标准规定了可以精确表示某一浮点型数据的单精度(常用)和双精度表示方法,这在许多对数据精度要求较高的场合得到广泛应用,而在数据通信过程中所有数据都是以十六进制打包和解析、二进制形式传输的,所以研究如何根据该标准把所... IEEE 754标准规定了可以精确表示某一浮点型数据的单精度(常用)和双精度表示方法,这在许多对数据精度要求较高的场合得到广泛应用,而在数据通信过程中所有数据都是以十六进制打包和解析、二进制形式传输的,所以研究如何根据该标准把所要传输的浮点型数据编程转换成8位十六进制数据具有重要的实用意义。这里在分析和研究IEEE 754标准中浮点型数据单精度表示方式的基础上,结合Borland C++Builder 6.0可视化编程工具,阐述了如何把单精度浮点型数据转换成所需要的8位十六进制数,以及如何把8位十六进制数转换成单精度浮点类型数据,并实现显示。 展开更多

关键词 ieee 754标准 十六进制数 单精度浮点数 可视化编程工具

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基于RISC-V浮点指令集FPU的研究与设计 被引量：3

14

作者 潘树朋 刘有耀 +1 位作者 焦继业 李昭 《计算机工程与应用》 CSCD 北大核心 2021年第3期80-86,共7页

针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准。在VCS仿... 针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准。在VCS仿真环境下对浮点处理器进行了功能验证,各模块均能满足正确性要求。将浮点处理器与一款开源处理器核蜂鸟E203集成,使用SMIC 0.18工艺库完成了逻辑综合,并在FPGA上对设计进行了测试。结果表明,该浮点处理器的逻辑门数仅为24200,吞吐量为150 MFLOPS,与已公开文献的设计方案相比,硬件面积分别减少7%、1.5%。综合运行频率可达100 MHz。 展开更多

关键词 浮点处理器 RISC-V指令集 微处理器 ieee 754-2008标准 逻辑综合

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复合材料各向异性摩擦特性测试实验装置改进设计

15

作者 姚良 渠聚鑫 +1 位作者 姚晓光 李鸿斌 《实验技术与管理》 CAS 北大核心 2020年第11期131-134,共4页

针对现在复合材料摩擦特性测试装置测试效率低、测试功能有限的问题,对实验台机械本体进行了优化改造,搭建了以伺服电动缸的速度控制和拉压力传感变送数据采集为核心的摩擦因数测量系统,以VB6为程序开发平台,编写了集MODBUS RTU通信和IE... 针对现在复合材料摩擦特性测试装置测试效率低、测试功能有限的问题,对实验台机械本体进行了优化改造,搭建了以伺服电动缸的速度控制和拉压力传感变送数据采集为核心的摩擦因数测量系统,以VB6为程序开发平台,编写了集MODBUS RTU通信和IEEE 754浮点数编码数据解析于一体的配套测试程序。该装置可满足复合材料试板与测试运动方向成0°、45°、90°、135°和180°五种典型安装角度下的实验,载荷及速度大小均可设置,并能根据测量结果自动对复合材料在典型方向上的摩擦因数进行计算、显示和回放,用以模拟复合材料不同铺层方向、不同载荷和不同速度下的摩擦环境。 展开更多

关键词 复合材料 各向异性 摩擦因数 测试装置设计 Modbus RTU协议 ieee 754浮点数标准

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