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基于Innovus工具的28 nm DDR PHY物理设计方法
1
作者
王秋实
张杰
孟少鹏
《雷达科学与技术》
北大核心
2020年第4期457-460,共4页
随着CPU、DSP等器件的处理速度迅速提高,对内存的速度和各方面的需求迅速增加。早期的SDRAM工作频率发展到133 MHz已到极限,成为系统性能的瓶颈。DDR(双倍数据率)技术随之应运而生,目前DDR4的性能已经可以达到3200 Mbps级别。DDR PHY作...
随着CPU、DSP等器件的处理速度迅速提高,对内存的速度和各方面的需求迅速增加。早期的SDRAM工作频率发展到133 MHz已到极限,成为系统性能的瓶颈。DDR(双倍数据率)技术随之应运而生,目前DDR4的性能已经可以达到3200 Mbps级别。DDR PHY作为存储控制器和DRAM颗粒物理接口之间的通用接口,是制约DDR读写速度提升的关键。本文以TSMC 28 nm工艺的DDR PHY设计为例,结合Innovus工具,在描述流程之外,重点研究解决了后端物理设计中时序路径的时间预算、延时优化、路径对齐等问题。最后该DDR PHY在一款工业级DSP中成功集成,并且板级测试结果表明其物理设计结果达到指标要求。
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关键词
ddr
phy
物理设计
Innovus
时间预算
延时优化
路径对齐
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职称材料
3200 Mbps DDR4 PHY的物理设计优化
被引量：
3
2
作者
任小敏
苏皆磊
+1 位作者
倪哲勤
王琴
《微电子学与计算机》
北大核心
2019年第7期1-5,共5页
以一款基于TSMC 16nm FinFET工艺的HPC(High Performance Computing)芯片中DDR4PHY模块为研究对象,提出了其物理设计及优化方案,完成了DDR4PHY的布图规划和布局、时钟树综合与优化和时序收敛分析.布图规划时考虑到宏单元和IO单元的特性...
以一款基于TSMC 16nm FinFET工艺的HPC(High Performance Computing)芯片中DDR4PHY模块为研究对象,提出了其物理设计及优化方案,完成了DDR4PHY的布图规划和布局、时钟树综合与优化和时序收敛分析.布图规划时考虑到宏单元和IO单元的特性再结合面积和时序等性能的优化确定了DDR4PHY的布局形状.时钟树综合时,对比分析了传统的时钟树综合CTS和优化设计过的多源时钟树综合MSCTS,设计了针对DDR4PHY模块特点的大型多位缓冲器M2M8,其驱动距离可以达到1200μm.仿真实验结果表明,优化后的时钟树结构级数从65级降到19级,时钟最大延迟最多降低了48.37%,时钟偏差减少了52.33%,功耗降低了17.24%,DDR4PHY的各项性能优化结果显著,达到实验目的.
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关键词
ddr
4
phy
时钟树综合
多源时钟树结构
多位缓冲器
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职称材料
题名
基于Innovus工具的28 nm DDR PHY物理设计方法
1
作者
王秋实
张杰
孟少鹏
机构
中国电子科技集团公司第三十八研究所
出处
《雷达科学与技术》
北大核心
2020年第4期457-460,共4页
文摘
随着CPU、DSP等器件的处理速度迅速提高,对内存的速度和各方面的需求迅速增加。早期的SDRAM工作频率发展到133 MHz已到极限,成为系统性能的瓶颈。DDR(双倍数据率)技术随之应运而生,目前DDR4的性能已经可以达到3200 Mbps级别。DDR PHY作为存储控制器和DRAM颗粒物理接口之间的通用接口,是制约DDR读写速度提升的关键。本文以TSMC 28 nm工艺的DDR PHY设计为例,结合Innovus工具,在描述流程之外,重点研究解决了后端物理设计中时序路径的时间预算、延时优化、路径对齐等问题。最后该DDR PHY在一款工业级DSP中成功集成,并且板级测试结果表明其物理设计结果达到指标要求。
关键词
ddr
phy
物理设计
Innovus
时间预算
延时优化
路径对齐
Keywords
ddr
phy
phy
sical
design
Innovus
timing
budget
delay
optimization
path
balancing
分类号
TN47 [电子电信—微电子学与固体电子学]
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职称材料
题名
3200 Mbps DDR4 PHY的物理设计优化
被引量：
3
2
作者
任小敏
苏皆磊
倪哲勤
王琴
机构
上海交通大学电子信息与电气工程学院
世芯电子有限公司
出处
《微电子学与计算机》
北大核心
2019年第7期1-5,共5页
基金
自然基金号(61176037)
文摘
以一款基于TSMC 16nm FinFET工艺的HPC(High Performance Computing)芯片中DDR4PHY模块为研究对象,提出了其物理设计及优化方案,完成了DDR4PHY的布图规划和布局、时钟树综合与优化和时序收敛分析.布图规划时考虑到宏单元和IO单元的特性再结合面积和时序等性能的优化确定了DDR4PHY的布局形状.时钟树综合时,对比分析了传统的时钟树综合CTS和优化设计过的多源时钟树综合MSCTS,设计了针对DDR4PHY模块特点的大型多位缓冲器M2M8,其驱动距离可以达到1200μm.仿真实验结果表明,优化后的时钟树结构级数从65级降到19级,时钟最大延迟最多降低了48.37%,时钟偏差减少了52.33%,功耗降低了17.24%,DDR4PHY的各项性能优化结果显著,达到实验目的.
关键词
ddr
4
phy
时钟树综合
多源时钟树结构
多位缓冲器
Keywords
ddr
4
phy
clock
tree
synthesis
multi-source
clock
tree
structure
multi-bit
buffer
分类号
TN4 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
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被引量
操作
1
基于Innovus工具的28 nm DDR PHY物理设计方法
王秋实
张杰
孟少鹏
《雷达科学与技术》
北大核心
2020
0
下载PDF
职称材料
2
3200 Mbps DDR4 PHY的物理设计优化
任小敏
苏皆磊
倪哲勤
王琴
《微电子学与计算机》
北大核心
2019
3
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职称材料
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