8B/10B编码器的设计及实现 被引量：22

1

作者 李宥谋 《电讯技术》 2005年第6期26-32,共7页

本文介绍了8B/10B编码技术,提出了一种简单、实用的8B/10B编码器的实现方法,并且采用Verilog语言设计了一种通用的软核。通过在FPGA器件上进行测试,电路稳定、可靠,可直接嵌入到需要8B/10B编码功能的收发器电路中。

关键词 串行数据传输 8b/10b编码 极性偏差(RD) VERILOG语言

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高可靠性远程数据传输系统设计 被引量：14

2

作者 李治华 赵冬青 +1 位作者 甄国涌 刘东海 《电子器件》 CAS 北大核心 2017年第2期490-494,共5页

针对数据在远距离高速传输系统中存在的可靠性低的问题,提出了一种基于LVDS长线传输和8b/10b编码的解决方案。该设计以LVDS为数据传输接口,在硬件电路上加入均衡设计,补偿长线传输的损耗;在逻辑设计上加入8b/10编码,实现传输中的直流平... 针对数据在远距离高速传输系统中存在的可靠性低的问题,提出了一种基于LVDS长线传输和8b/10b编码的解决方案。该设计以LVDS为数据传输接口,在硬件电路上加入均衡设计,补偿长线传输的损耗;在逻辑设计上加入8b/10编码,实现传输中的直流平衡,提高数据传输的可靠性。经验证,该系统工作稳定,串行数据以400 Mbit/s的速率,可实现在百米双绞电缆传输线或2 km光纤传输线上的零误码传输。 展开更多

关键词 高速传输 LVDS 可靠 低误码率 8b/10b编码

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采用并行8b/10b编码的JESD204B接口发送端电路设计 被引量：13

3

作者 李长庆 程军 +1 位作者 李梁 龚燎 《微电子学与计算机》 CSCD 北大核心 2017年第8期70-75,共6页

为解决高速数据采样器采样数据的准确传输问题,对高速串行数据传输协议JESD204B进行了研究和设计.采用了一种名为并行编码的8b/10b编码电路,以减轻系统时钟的负担,提高数据传输速率,完成了发生器接口电路的设计.结果表明设计的接口电路... 为解决高速数据采样器采样数据的准确传输问题,对高速串行数据传输协议JESD204B进行了研究和设计.采用了一种名为并行编码的8b/10b编码电路,以减轻系统时钟的负担,提高数据传输速率,完成了发生器接口电路的设计.结果表明设计的接口电路功能正确,性能满足高速数据传输的要求;并行8b/10b编码电路可以显著提高数据传输率,降低系统时钟的要求. 展开更多

关键词 JESD204b 8b/10b编码 并行编码 接口系统

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光纤通道8B/10B编解码模块设计 被引量：10

4

作者 陈孟杰 于海勋 《电子测量技术》 2007年第5期161-164,168,共5页

8B/10B直流平衡编码是一种高性能的串行数据编码,也是光纤通道的一个重要组成部分。8B/10B编码由5B/6B编码和3B/4B编码2部分组成,本文以Disparity和RD(Run Disparity)属性为主线实现模块划分和算法优化。编码模块实际上是一个以Disparit... 8B/10B直流平衡编码是一种高性能的串行数据编码,也是光纤通道的一个重要组成部分。8B/10B编码由5B/6B编码和3B/4B编码2部分组成,本文以Disparity和RD(Run Disparity)属性为主线实现模块划分和算法优化。编码模块实际上是一个以Disparity为主线的查找表实现。解码模块分为有效性检测、特殊码解码、有效数据码解码以及RD计算和验证4个部分,并且采用流水线的方式实现。整个设计方案均以VHDL实现,并在QUARTUS-II4.0和Modelsim上进行综合和验证,结果表明该设计方法能够充分满足光纤通道的高速数据传输性能。 展开更多

关键词 光纤通道 8b/10b编码 DISPARITY RUN DISPARITY 流水线

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8B/10B编码对高速传输的影响分析 被引量：11

5

作者 李玉伟 潘明海 《信息安全与通信保密》 2011年第3期41-43,共3页

研究了8B/10B编码的编码原理以及其内在特性。同时结合8B/10B编码的主要特点分析了其对PCIE等高速串行总线数据传输特性的影响。分析了利用编码的不一致性检测数据传输中的任意单个错误,并通过CRC校验提高系统的多错误纠检错能力。通过... 研究了8B/10B编码的编码原理以及其内在特性。同时结合8B/10B编码的主要特点分析了其对PCIE等高速串行总线数据传输特性的影响。分析了利用编码的不一致性检测数据传输中的任意单个错误,并通过CRC校验提高系统的多错误纠检错能力。通过仿真PCIE于2.5Gb/s的时钟下传输不同类型的数据来分析8B/10B编码利用DC平衡特点,解决AC耦合工作模式下低频数据失真与传输速度之间的矛盾。 展开更多

关键词 8b/10b编码 PCIE AC耦合 CRC校验

原文传递

一种新的8B/10B编码电路设计 被引量：8

6

作者 刘智 宁红英 王普昌 《通信技术》 2009年第7期60-61,84,共3页

高速串行数据传输中广泛采用8B/10B编码。为得到结构简单、易于大规模集成的编码电路,文中在深入分析8B/10B编码内在相关性和逻辑关系的基础上,采用ECL结构和0.6μm BiCMOS工艺,设计了8B/10B编码电路。并将该编码电路应用于传输速率400M... 高速串行数据传输中广泛采用8B/10B编码。为得到结构简单、易于大规模集成的编码电路,文中在深入分析8B/10B编码内在相关性和逻辑关系的基础上,采用ECL结构和0.6μm BiCMOS工艺,设计了8B/10B编码电路。并将该编码电路应用于传输速率400Mb/s的高速串行数据发送器中。与现有8B/10B编码方法相比,仿真结果表明采用该方法实现的编码电路逻辑运算量小、速度快;实测结果表明该编码电路具有误码率低、可靠性高等优点。 展开更多

关键词 8b/10b编码 数据极性 高速串行数据发送器

原文传递

PCIE2.0中8b/10b编码器的实现与扩展 被引量：8

7

作者 蔡万楼 赵建中 吕英杰 《南开大学学报（自然科学版）》 CAS CSCD 北大核心 2019年第2期34-38,共5页

针对用于PCIE2.0物理层的8b/10b编码器及其扩展的16b/20b编码器,设计了一种新的实现方式.将8b/10b编码分为5b/6b编码和3b/4b编码两个子模块,根据PCIE2.0协议中规定的编码表采用极性分组和卡诺图化简的方式得到子模块逻辑表达式并组合实... 针对用于PCIE2.0物理层的8b/10b编码器及其扩展的16b/20b编码器,设计了一种新的实现方式.将8b/10b编码分为5b/6b编码和3b/4b编码两个子模块,根据PCIE2.0协议中规定的编码表采用极性分组和卡诺图化简的方式得到子模块逻辑表达式并组合实现8b/10b编码.然后分析了由其扩展的16b/20b编码器中3种不同流水线级数的实现方式,使用Synopsys的Design Compiler工具在SMIC55 nm工艺下进行综合,在250 M时钟频率下的组合逻辑资源面积仅为223μm^2,并根据综合结果分析了流水线级数对编码器性能的影响. 展开更多

关键词 8b/10b编码 流水线设计 高速接口 PCIE2.0

原文传递

基于LVDS的高速数据传输接口优化设计

8

作者 赵逢锦 任勇峰 庞云飞 《自动化与仪器仪表》 2024年第6期220-224,共5页

为解决飞行试验中数据传输速率慢以及传输可靠性低的问题,设计了一种LVDS(Low Voltage Differential Signal)高速数据传输系统,在信号传输过程中用8B/10B编码方式进行编码。硬件电路以Xilinx公司的XC7A100T为主控芯片,由LVDS编解码芯片... 为解决飞行试验中数据传输速率慢以及传输可靠性低的问题,设计了一种LVDS(Low Voltage Differential Signal)高速数据传输系统,在信号传输过程中用8B/10B编码方式进行编码。硬件电路以Xilinx公司的XC7A100T为主控芯片,由LVDS编解码芯片完成数据编码的部分,并在数据发送端加入高速驱动器,提高远距离数据传输能力,在数据接收端加入均衡器对信号进行补偿,提升信号抗干扰性能;在信号传输过程中用8B/10B编解码方式,从而实现信号的高速、低误码率传输,满足传输速率和可靠性。经试验验证,LVDS信号可以实现在130 m的传输介质中以600 Mbit/s速率的零误码传输。 展开更多

关键词 LVDS传输 8b/10b编码 高速数据传输

原文传递

新型8B/10B编码方案的设计与实现 被引量：6

9

作者 常红 柯导明 +4 位作者 孟坚 晏蓓蓓 孙贵金 程国林 彭特 《计算机工程与应用》 CSCD 北大核心 2018年第2期87-90,106,共5页

在研究了8B/10B编码原理以及内在相关性的基础上,提出了一种新的8B/10B编码方案。利用并行处理方法,在同一个时钟下同时并行处理多组数据的编码工作,从而提高编码电路的输出时钟频率。实验结果表明所设计的8B/10B编码电路在时钟频率为50... 在研究了8B/10B编码原理以及内在相关性的基础上,提出了一种新的8B/10B编码方案。利用并行处理方法,在同一个时钟下同时并行处理多组数据的编码工作,从而提高编码电路的输出时钟频率。实验结果表明所设计的8B/10B编码电路在时钟频率为500 MHz下可正确地实现对8 bit数据进行编码,能够满足高速串行接口的设计要求。 展开更多

关键词 8b/10b编码 并行处理 高速串行接口

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基于光纤通道数据收发系统的设计与实现 被引量：6

10

作者 高润莲 周晴 《电子设计工程》 2018年第2期189-193,共5页

本论文基于对航空航天电子环境下数据高速传输的目的,通过对光纤通道协议FC-AE-1553(Fibre Channel-Avionics Environment)协议分析的基础上,采用了以Xilinx公司的Virtex-4系列芯片XC4VFX60作为核心器件,通过ISE进行verilog代码编写的方... 本论文基于对航空航天电子环境下数据高速传输的目的,通过对光纤通道协议FC-AE-1553(Fibre Channel-Avionics Environment)协议分析的基础上,采用了以Xilinx公司的Virtex-4系列芯片XC4VFX60作为核心器件,通过ISE进行verilog代码编写的方法,提出一种数据收发系统的硬件设计方案,通过chipscope对该数据收发系统进行上板调试和验证,最终实现数据高速传输,串行数据传输速率达到1.062 5 Gb/s,得出该数据收发系统设计的可行性。 展开更多

关键词 光纤通道协议 FPGA 8b/10b编码 FC-AE-1553协议 ROCKETIO

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基于FPGA的LVDS总线控制器的设计与实现

11

作者 文丰 黄浩然 贾兴中 《舰船电子工程》 2024年第2期214-218,共5页

为保证在高速、多负载条件下LVDS总线的运行状态和传输速率满足应用需求,基于FPGA设计LVDS总线控制器,协议上优化了LVDS的总线占用方式、信号传输逻辑,并在物理层优化了总线结构以及节点接口。为防止低压差分信号失真以及接口失锁问题,... 为保证在高速、多负载条件下LVDS总线的运行状态和传输速率满足应用需求,基于FPGA设计LVDS总线控制器,协议上优化了LVDS的总线占用方式、信号传输逻辑,并在物理层优化了总线结构以及节点接口。为防止低压差分信号失真以及接口失锁问题,采取信号编码和失锁预防措施,保证信号的稳定,增强总线的可靠性。经验证,该方案可提高总线带负载能力,保持高速率下的可靠传输。 展开更多

关键词 LVDS 总线 8b/10b编码 FPGA

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一种用于JESD204B协议的8B/10B并行编码电路设计与实现 被引量：3

12

作者 王俊杰 万书芹 +2 位作者 季惠才 陶建中 杨阳 《微电子学与计算机》 北大核心 2020年第6期35-39,共5页

本文设计并实现了一种四路并行的8B/10B编码电路,通过了NCVerilog仿真验证,在某65nm工艺库下工作频率可达405MHz,可支持16.2Gbps的串行数据传输速率,占用逻辑资源面积1832μm^2,并作为JESD204B协议中的8B/10B编码模块已应用于某高速ADC... 本文设计并实现了一种四路并行的8B/10B编码电路,通过了NCVerilog仿真验证,在某65nm工艺库下工作频率可达405MHz,可支持16.2Gbps的串行数据传输速率,占用逻辑资源面积1832μm^2,并作为JESD204B协议中的8B/10B编码模块已应用于某高速ADC芯片的SerDes接口电路中.经实际电路测试,本设计达到了JESD204B协议标准的12.5Gbps最高传输速率要求. 展开更多

关键词 JESD204b 8b/10b编码 四路并行 SERDES

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一种改善室内可见光通信频闪效应的设计与实现 被引量：3

13

作者 汪弈舟 黄明 +3 位作者 张轩 陈辰 靳兴坤 李国诚 《工业技术创新》 2019年第4期61-65,共5页

在无线通信领域中,可见光通信技术凭借其独有的安全性和不受强电磁干扰的特性,被越来越广泛地应用于飞机、高铁、医院、高压电网等特定领域。但在室内有人环境,利用照明LED实现的可见光通信过程中,数据源序列01不均匀会导致LED发生闪烁... 在无线通信领域中,可见光通信技术凭借其独有的安全性和不受强电磁干扰的特性,被越来越广泛地应用于飞机、高铁、医院、高压电网等特定领域。但在室内有人环境,利用照明LED实现的可见光通信过程中,数据源序列01不均匀会导致LED发生闪烁,引发人眼甚至人体不适的频闪效应。提出一种基于8B/10B的数据链路层编码解决方案,使用Verilog HDL语言仿真编程,以FPGA实现数据编码串行输出,通过对输出数据做FFT频谱分析,查验编码输出数据的频谱分布,明显避开了对人体有不良生理反应的频闪效应范围,符合国际标准IEEE Std 1789-2015。设计方案实现简便、效果优良。 展开更多

关键词 室内可见光通信 频闪效应 8b/10b编码 FFT

原文传递

使用纠错技术的8b/10b编码器设计 被引量：3

14

作者 张磊 夏传浩 洪一 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2012年第3期341-346,共6页

文章探讨了应用于高速串行数据传输系统中的8b/10b编码技术以及BCH乘积码编码技术,提出了具有纠错功能的8b/10b编码器。整个设计方案以Verilog实现,经过综合和验证,结果表明该设计方案满足高速串行数据传输的需要。

关键词 8b/10b编码 bCH码 乘积码 串行传输

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基于8B/10B编码的高速长距离可靠传输设计 被引量：2

15

作者 任勇峰 杨舒天 刘东海 《现代电子技术》 2022年第20期26-30,共5页

工程项目经常需要在恶劣的环境下进行数据的采集与分析,考虑到测试人员的安全,通常采用远距离传输方案。基于此,文中提出一种在传输过程中实现直流平衡的8B/10B编码的传输方案。传统的传输技术一般使用传输速度稳定的RS 422和RS 485,但... 工程项目经常需要在恶劣的环境下进行数据的采集与分析,考虑到测试人员的安全,通常采用远距离传输方案。基于此,文中提出一种在传输过程中实现直流平衡的8B/10B编码的传输方案。传统的传输技术一般使用传输速度稳定的RS 422和RS 485,但二者传输速度较慢且均达不到240 Mb/s的高速传输要求。所提方案使用LVDS高速长线传输链路的可靠性设计,将LVDS作为数据的高速硬件接口,并在电路设计上加入缓冲器与驱动器来增加电路驱动能力和补偿远距离传输的数据损耗。另外,在逻辑设计中加入8B/10B编码机制来提高数据的可靠性,从而实现远距离传输。经验证,所设计系统工作稳定,串行数据在240 Mb/s的传输速率下,可实现在长度100 m的LVDS专用屏蔽双绞电缆的无误码率传输。 展开更多

关键词 数据通信 数据采集 高速传输 远距离传输 8b/10b编码 直流平衡 系统验证

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通用高速数据采集及测试平台设计 被引量：1

16

作者 刘谋 孟真 +2 位作者 张兴成 唐璇 阎跃鹏 《计算机测量与控制》 2016年第3期18-20,共3页

在图像和雷达等信号处理领域中,一个系统往往需要多块信号处理板进行协同工作,为了实现各个电路板之间的高速数据传输和通信,设计出了一种新型高速数据采集测试平台;平台采用64B/66B编码,同时兼容8B/10B编码,使用光纤作为传输介质,采用... 在图像和雷达等信号处理领域中,一个系统往往需要多块信号处理板进行协同工作,为了实现各个电路板之间的高速数据传输和通信,设计出了一种新型高速数据采集测试平台;平台采用64B/66B编码,同时兼容8B/10B编码,使用光纤作为传输介质,采用高性能FPGA为处理器实现高速数据收发;测试证明,采用64B/66B编码方式的平台相较于采用8B/10B编码方式的平台能够在大幅提高传输效率的同时减少数据冗余率;该平台设计通用性强,提高了通信速率的同时简化了外围线路的复杂性,可以为超高速数据采集提供更为高效的硬件支撑,并已得到了广泛的应用,具有较强的实用性。 展开更多

关键词 高速数据采集及测试 64b/66b编码 8b/10b编码 收发器

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基于FPGA的8B/10B编码器的设计与实现 被引量：2

17

作者 靳鹏 《电子世界》 2018年第8期142-143,共2页

本文对8B/10B编码器的设计及FPGA实现进行了研究,提出了一种基于查找表法的8B/10B编码器设计方法,讨论了8B/10B编码的基本原理,给出了基于查找表法的8B/10B编码器设计及FPGA实现,并进行了仿真验证,结果符合设计预期。

关键词 8b/10b编码 查找表法 FPGA

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面向空间辐照环境的星载高速数字接口芯片设计方法 被引量：1

18

作者 邹家轩 于宗光 +2 位作者 魏敬和 陈珍海 李鹏伟 《西安交通大学学报》 EI CAS CSCD 北大核心 2020年第6期58-65,共8页

针对空间应用的高速串行接口芯片易受单粒子辐照而出现误码的问题,提出了一种面向空间辐照环境的星载高速数字接口芯片设计方法。首先,针对空间辐照诱发单比特错误导致高速串行接口传输出错问题,计算辐照时的高速串行接口误码率最劣值;... 针对空间应用的高速串行接口芯片易受单粒子辐照而出现误码的问题,提出了一种面向空间辐照环境的星载高速数字接口芯片设计方法。首先,针对空间辐照诱发单比特错误导致高速串行接口传输出错问题,计算辐照时的高速串行接口误码率最劣值;然后,通过误码率最劣值计算出辐照环境下高速串行接口无误码传输所需的增益;最后,采用叠加编码增益及辐照干扰的高速串行接口链路评价模型,计算出高速串行接口物理编码子层(PCS)中不同编码方式的编码增益,并评估编码增益对辐照降低高速串行接口误码率的补偿效果,根据补偿效果选择RS-8B/10B级联编码作为PCS编码。采用该高速数字接口芯片设计方法设计了一款速率为3.125 Gb/s的抗辐照高速串行接口芯片,其面积为4.84 mm^2,典型功耗为207 mW。单粒子辐照试验结果表明,对比传统设计方法,新的设计方法将芯片的单比特错误阈值提升了9 MeV·cm^2/mg。 展开更多

关键词 单粒子辐照 抗辐照加固 高速串行接口 RS编码 8b/10b编码

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SGMII链路数据解析 被引量：2

19

作者 董岩 《数据通信》 2015年第6期30-33,共4页

SGMII(Serial Gigabit Media Independent Interface)是用于连接以太网10/100/1000 PHY与MAC的接口。由于该接口在物理上的简洁性,在嵌入式系统中越来越多的以太网PHY与MAC之间采用该接口。本文对SGMII接口的链路数据形态做了详细的介绍。

关键词 SGMII 8b/10b编码

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基于FPGA的高速串行码流接收器 被引量：1

20

作者 袁建富 颜晗 +5 位作者 华波 蒋佳佳 段发阶 李彦超 薛俊 袁文澹 《纳米技术与精密工程》 CAS CSCD 北大核心 2016年第3期196-200,共5页

数据的串并转换与字节对齐是高速串行数据通信的一个重要环节.为了使串并转换后输出的并行数据是一个完整字节,设计了一种基于FPGA的高速数据串并转换及字节对齐方法.首先在数据中嵌入8B/10B编码中的K28.5同步码,然后将数据串化发送.用V... 数据的串并转换与字节对齐是高速串行数据通信的一个重要环节.为了使串并转换后输出的并行数据是一个完整字节,设计了一种基于FPGA的高速数据串并转换及字节对齐方法.首先在数据中嵌入8B/10B编码中的K28.5同步码,然后将数据串化发送.用Verilog HDL语言设计了串并转换模块和码形检测模块.串并转换模块负责产生并行时钟并将串行数据并行化后进行输出.实现了1∶10的串并转换以及并行数据字节比特偏移的检测和调整的功能.通过对不同传输速率下的数据进行实验验证,结果表明,该方案能满足高速串行数据通信的要求,减少了硬件电路的设计复杂程度. 展开更多

关键词 串并转换 字节对齐 8b/10b编码

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