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基于门控结构的低功耗扫描测试方案 被引量：1
1
作者 祝雪菲 张万荣 +5 位作者 万培元 王成龙 靳佳伟 史岩 马威 薛宝华 《电子器件》 CAS 北大核心 2015年第6期1316-1320,共5页
针对芯片测试功耗过高,严重影响芯片的良率的问题,提出了门控扫描时钟方法和门控组合逻辑方法相结合的测试方案来降低芯片测试功耗。采用该测试方案,使用Synopsys公司的DFT Compiler软件,完成了一款电力网载波通信芯片的可测性设计。结... 针对芯片测试功耗过高,严重影响芯片的良率的问题,提出了门控扫描时钟方法和门控组合逻辑方法相结合的测试方案来降低芯片测试功耗。采用该测试方案,使用Synopsys公司的DFT Compiler软件,完成了一款电力网载波通信芯片的可测性设计。结果表明,该测试方案在不降低响测试覆盖率和不增加测试时间的前提下,最终将测试功耗降低了37.3%。该测试方案能够快速有效地降低芯片测试功耗,具有广泛的应用价值。 展开更多
关键词 可测性设计 低功耗 门控扫描时钟 门控组合逻辑
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