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锁相环小数N分频频率综合器中的Sigma-delta调制器设计
被引量：
6
1
作者
吴小林
朱学勇
文光俊
《电视技术》
北大核心
2011年第17期55-58,共4页
介绍了一种应用于小数N分频频率综合器的工作干20MHz的Sigma—delta调制器的设计，采用3个一阶电路级联的MASH1—1—1结构的噪声整形电路。电路设计利用Verilog硬件描述语言进行描述，在modelSimSE6．2b中通过了功能仿真，并在XUPVirtex...
介绍了一种应用于小数N分频频率综合器的工作干20MHz的Sigma—delta调制器的设计，采用3个一阶电路级联的MASH1—1—1结构的噪声整形电路。电路设计利用Verilog硬件描述语言进行描述，在modelSimSE6．2b中通过了功能仿真，并在XUPVirtex-IIProFPGA开发板上进行了验证，最终呆用TSMC0．13btmCMOS工艺，完成了电路版图并通过了DRC和LVS验证。芯片面积为180μm×160μm，平均功耗为1．0596～1．0704mW。
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关键词
SIGMA-DELTA调制
器
噪声整形电路
锁相环
小数
n
分频
频率
综合
器
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职称材料
题名
锁相环小数N分频频率综合器中的Sigma-delta调制器设计
被引量：
6
1
作者
吴小林
朱学勇
文光俊
机构
电子科技大学通信与信息工程学院射频集成电路与系统研究中心
出处
《电视技术》
北大核心
2011年第17期55-58,共4页
文摘
介绍了一种应用于小数N分频频率综合器的工作干20MHz的Sigma—delta调制器的设计，采用3个一阶电路级联的MASH1—1—1结构的噪声整形电路。电路设计利用Verilog硬件描述语言进行描述，在modelSimSE6．2b中通过了功能仿真，并在XUPVirtex-IIProFPGA开发板上进行了验证，最终呆用TSMC0．13btmCMOS工艺，完成了电路版图并通过了DRC和LVS验证。芯片面积为180μm×160μm，平均功耗为1．0596～1．0704mW。
关键词
SIGMA-DELTA调制
器
噪声整形电路
锁相环
小数
n
分频
频率
综合
器
Keywords
Sigma-delta modulator
n
oise shapi
n
g circuit
fractio
n
al-
n
PLL freque
n
cy sy
n
thesizer
分类号
TN911.7 [电子电信—通信与信息系统]
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作者
出处
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被引量
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1
锁相环小数N分频频率综合器中的Sigma-delta调制器设计
吴小林
朱学勇
文光俊
《电视技术》
北大核心
2011
6
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