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题名一种面向片上互连的自适应通道双缓冲延迟模型
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作者
齐树波
李晋文
乐大珩
赵天磊
张民选
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机构
并行与分布处理国防科技重点实验室
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出处
《计算机工程与科学》
CSCD
北大核心
2012年第9期58-63,共6页
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基金
国家863计划资助项目(2009AA01Z124
2009AA01Z102)
国家自然科学基金资助项目(60873212)
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文摘
随着集成电路工艺的等比例缩小,互连线延迟相对门延迟增加,导致报文在片上网络路由器之间的传输需要多个时钟周期。但是,在基于信用点流控策略中,物理链路中的寄存器在发生拥塞时不能够缓冲报文。因此,本文提出了一种自适应的通道双缓冲结构,能够在发生拥塞时缓冲报文。通过门级电路的设计和分析,根据逻辑努力方法建立了CDB的延迟模型。延迟模型的准确性利用Synopsys时序分析工具Prime Time在TSMC的65nm工艺库下被验证,两者相差不超过一个τ4。结果表明,在32nm工艺下,1mm长的半全局互连线通道双缓冲(CDB)和简单流水线(SPLS)所需要的级数相同。
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关键词
片上网络
通道双缓冲
延迟模型
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Keywords
network-on-chip
channel double buffer
delay model
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分类号
TP332
[自动化与计算机技术—计算机系统结构]
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