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并行加法器的研究与设计 被引量:9
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作者 安印龙 许琪 杨银堂 《晋中师范高等专科学校学报》 2003年第4期330-334,共5页
首先介绍了常用并行加法器的设计方法,并在此基础上采用带进位强度的跳跃进位算法,通过逻辑综合和布局布线设计出了一个加法器。分析和比较表明,该加法器不仅速度快于超前进位加法器,而且面积和功耗均小于超前进位加法器。
关键词 并行加法器 进位强度 跳跃进位 超前进位
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信号处理、分析与设计
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《电子科技文摘》 2001年第11期55-59,共5页
Y2001-62725-575 0118801异步取样视频信号同步信号处理=Sync signal process-ing for asynchronously sampled video signals[会,英]/Lares,R.& rothermel,A.//2000 IEEE InternationalSymposium on Circuits and Systems,Vol.3.—... Y2001-62725-575 0118801异步取样视频信号同步信号处理=Sync signal process-ing for asynchronously sampled video signals[会,英]/Lares,R.& rothermel,A.//2000 IEEE InternationalSymposium on Circuits and Systems,Vol.3.—575~578(HC)本文描述了异步数字视频信号的数字同步信号处理,与常用锁相环方法比较,同步脉冲滤波的同步激励和线性预测方法的简化匹配滤波器明显改进了图像稳定性。由于线性预测方法可便于实现对输入信号相位跳跃进位加性适应性,合理硬件作为 FIR 结构可实现简化滤波器系数的线性预测和分析计算。 展开更多
关键词 数字信号处理 分析与设计 线性预测方法 匹配滤波器 神经网络 数字视频信号 图像稳定性 锁相环 跳跃进位 语音信号
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改进部分积压缩结构的快速乘法器 被引量:1
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作者 董时华 乔庐峰 《计算机工程》 CAS CSCD 北大核心 2010年第9期252-254,共3页
针对16位乘法器运算速度慢、硬件逻辑资源消耗大的问题,采用华莱士树压缩结构,通过对二阶布思算法、4-2压缩器和保留进位加法器的优化组合使用及对符号数采用合理的添、补、删策略,实现16位符号数快速乘法器的优化设计。该乘法器采用SMI... 针对16位乘法器运算速度慢、硬件逻辑资源消耗大的问题,采用华莱士树压缩结构,通过对二阶布思算法、4-2压缩器和保留进位加法器的优化组合使用及对符号数采用合理的添、补、删策略,实现16位符号数快速乘法器的优化设计。该乘法器采用SMIC 0.18μm工艺标准数字单元库,使用Synopsys Design Compiler综合实现,在1.8 V,25℃条件下,芯片最大路径延时为3.16 ns,内核面积为50 452.75μm2,功耗为5.17 mW。 展开更多
关键词 布思算法 4-2压缩器 保留进位加法器 跳跃进位加法器 华莱士树型结构
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运算器与逻辑部件
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《电子科技文摘》 1999年第5期113-113,共1页
Y98-61351-794 9906666小型进位保留乘法器结构及其应用=A compact carry-save multiplier architecture and its applications[会,英]/Raghunath,R.K.J.& Farrokh,H.//1997 IEEE40th Midwest Symposium on Circuits and Systems,Vo... Y98-61351-794 9906666小型进位保留乘法器结构及其应用=A compact carry-save multiplier architecture and its applications[会,英]/Raghunath,R.K.J.& Farrokh,H.//1997 IEEE40th Midwest Symposium on Circuits and Systems,Vol.2.—794~797(HG)Y98-61351-818 9906667新的低功率加法器的构件单元=A new low powerbuilding block cell for adders[会,英]/Sayed,A.& Bay- 展开更多
关键词 逻辑部件 加法器 运算器 模拟乘法器 低功率 现场可编程门阵列 构件 先行进位 跳跃进位 故障检测
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