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基于跳跃式Wallace树的低功耗32位乘法器
被引量：
8
1
作者
李伟
戴紫彬
陈韬
《计算机工程》
CAS
CSCD
北大核心
2008年第17期229-231,共3页
为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18μm SMIC工艺下...
为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18μm SMIC工艺下进行逻辑综合及布局布线。结果表明,与采用传统Wallace树结构的乘法器相比,该乘法器的延时减少了29%,面积减少了17%,功耗降低了38%,能够满足高性能的处理要求。
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关键词
BOOTH算法
跳跃式
wallace
树
乘法器
LING加法器
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职称材料
基于FPGA的单精度浮点数乘法器设计
被引量：
3
2
作者
旷捷
毛雪莹
+2 位作者
彭俊淇
黄启俊
常胜
《电子技术应用》
北大核心
2010年第5期17-19,共3页
设计了一个基于FPGA的单精度浮点数乘法器。设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功...
设计了一个基于FPGA的单精度浮点数乘法器。设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功能。本设计在AlteraDE2开发板上进行了验证。
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关键词
改进的带偏移量的冗余Booth3算法
跳跃式
wallace
树
单精度浮点数乘法器
FPGA
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职称材料
基于冗余算法和跳跃式结构的54位乘法器的研究
被引量：
1
3
作者
孙海
邵志标
+1 位作者
迟晓明
邹刚
《西安交通大学学报》
EI
CAS
CSCD
北大核心
2006年第2期191-194,共4页
为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wall...
为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wallace树结构,采用0.25μmCMOS工艺,实现了54×54位全定制乘法器,其乘法延时为4.3 ns,芯片面积为1.38 mm2,50MHz频率下的动态功耗仅为47.2 mW.模拟验证表明,与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比,该乘法器的乘法延时减少了23%,功耗降低了17%,面积减少了20%.
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关键词
冗余Booth算法
跳跃式
wallace
树
乘法器
部分积
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职称材料
题名
基于跳跃式Wallace树的低功耗32位乘法器
被引量：
8
1
作者
李伟
戴紫彬
陈韬
机构
解放军信息工程大学电子技术学院
出处
《计算机工程》
CAS
CSCD
北大核心
2008年第17期229-231,共3页
文摘
为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18μm SMIC工艺下进行逻辑综合及布局布线。结果表明,与采用传统Wallace树结构的乘法器相比,该乘法器的延时减少了29%,面积减少了17%,功耗降低了38%,能够满足高性能的处理要求。
关键词
BOOTH算法
跳跃式
wallace
树
乘法器
LING加法器
Keywords
Booth algorithm
leapfrog
wallace
tree
multiplier
LING adder
分类号
TP303 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
基于FPGA的单精度浮点数乘法器设计
被引量：
3
2
作者
旷捷
毛雪莹
彭俊淇
黄启俊
常胜
机构
武汉大学物理科学与技术学院
出处
《电子技术应用》
北大核心
2010年第5期17-19,共3页
文摘
设计了一个基于FPGA的单精度浮点数乘法器。设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功能。本设计在AlteraDE2开发板上进行了验证。
关键词
改进的带偏移量的冗余Booth3算法
跳跃式
wallace
树
单精度浮点数乘法器
FPGA
Keywords
modified redundant Booth3 with bias
leapfrog
wallace
tree
single precision floating-point multiplier
FPGA
分类号
TP332.2 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
基于冗余算法和跳跃式结构的54位乘法器的研究
被引量：
1
3
作者
孙海
邵志标
迟晓明
邹刚
机构
西安交通大学电子与信息工程学院
出处
《西安交通大学学报》
EI
CAS
CSCD
北大核心
2006年第2期191-194,共4页
文摘
为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wallace树结构,采用0.25μmCMOS工艺,实现了54×54位全定制乘法器,其乘法延时为4.3 ns,芯片面积为1.38 mm2,50MHz频率下的动态功耗仅为47.2 mW.模拟验证表明,与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比,该乘法器的乘法延时减少了23%,功耗降低了17%,面积减少了20%.
关键词
冗余Booth算法
跳跃式
wallace
树
乘法器
部分积
Keywords
redundant Booth algorithm
leapfrog
wallace
tree
multiplier
partial product
分类号
TN47 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于跳跃式Wallace树的低功耗32位乘法器
李伟
戴紫彬
陈韬
《计算机工程》
CAS
CSCD
北大核心
2008
8
下载PDF
职称材料
2
基于FPGA的单精度浮点数乘法器设计
旷捷
毛雪莹
彭俊淇
黄启俊
常胜
《电子技术应用》
北大核心
2010
3
下载PDF
职称材料
3
基于冗余算法和跳跃式结构的54位乘法器的研究
孙海
邵志标
迟晓明
邹刚
《西安交通大学学报》
EI
CAS
CSCD
北大核心
2006
1
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职称材料
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