题名 DTRC:针对变频时钟功耗优化片上谐振网络
被引量：1
1
作者
贾柯 陈烨波 王成 杨梁 王剑
机构
计算机体系结构国家重点实验室(中国科学院计算技术研究所) 中国科学院计算技术研究所 中国科学院大学 龙芯中科技术股份有限公司 中国科学技术大学先进技术研究院
出处
《高技术通讯》
CAS
2023年第5期447-458,共12页
基金
中国科学院战略性先导科技专项(XDC05020100)资助项目。
文摘
针对片上谐振时钟网络在变频环境下功耗优化能力减弱问题,提出了一种基于可调数字延时控制单元的谐振时钟网络结构———关断调节式谐振时钟电路(DTRC),该结构可有效改善谐振电路在变频环境下的整体功耗优化情况。产生这一问题的根本原因是在系统电感和电容值确定后,电路本征谐振频率固定,对于传统结构,当时钟工作频率偏移谐振频率,谐振电路功耗优化能力减弱,甚至恶化。本文在12 nm Fin-FET工艺下实现完整时钟分布网络(CDN),后仿结果表明,通过调整谐振电路驱动单元关断时间,在时钟1~5 GHz频率范围内,相比传统无谐振电路实现18%~46%功耗优化,相比已有谐振时钟电路实现13%~54%功耗优化。
关键词
谐振 时钟 低功耗电路 动态频率调整(DFS) MESH 时钟 分布网络(CDN)
Keywords
resonant clock low power circuit dynamic frequency scaling(DFS) mesh clock distribution network(CDN)
分类号
TP3
[自动化与计算机技术—计算机科学与技术]
题名 MRC:谐振时钟数字集成全局功耗优化方法
2
作者
贾柯 杨梁 王剑
机构
计算机体系结构国家重点实验室(中国科学院计算技术研究所) 中国科学院计算技术研究所 中国科学院大学 龙芯中科技术股份有限公司
出处
《高技术通讯》
CAS
2023年第11期1146-1159,共14页
基金
中国科学院战略性先导科技专项(XDC05020100)资助项目。
文摘
本研究针对谐振时钟网络在集成电路设计中的数字化实现,提出了一种全局时钟功耗优化(MRC)方法,简化了谐振时钟网络在数字化设计中的集成过程。当前,依赖传统仿真工具构建谐振网络的仿真周期较长,且现有谐振电路模型无法满足快速设计与数字化建库要求。本文根据谐振电路三段式电路状态提出一种折线化模型降阶方法,可快速实现对当前各类谐振电路波形的准确刻画;本文同时基于此模型给出全局功耗优化目标函数,为电路选型提供指导。与12 nm Fin-FET工艺下实际电路的Spice后仿结果进行比较,本文模型精确度在90%以上,可以准确模拟实际功耗变化趋势,基于Matlab实现的优化方案相比Spice仿真提速10^(5)倍。
关键词
谐振 时钟 低功耗设计 功耗模型 设计方法学 大规模集成电路时钟 设计
Keywords
resonant clock low-power design power model design methodology very-large-scale integration clock design
分类号
TN431.2
[电子电信—微电子学与固体电子学]
题名 一种低功耗低偏斜的无缓冲谐振时钟分布网络设计
被引量：2
3
作者
徐毅 陈书明 刘祥远
机构
国防科学技术大学计算机学院
出处
《计算机工程与科学》
CSCD
北大核心
2013年第5期9-14,共6页
基金
"核高基"重大专项资助项目(2009ZX01034-001-001-006) 国家863计划资助项目(2009AA011704) 国家自然科学基金资助项目(60906014)
文摘
作为下一代时钟分布技术的有力竞争者,谐振时钟机制具有低功耗、低偏斜的显著优势,但设计方法的缺乏导致该技术在同步数字系统中的应用受到严重制约。为解决这一问题,提出了一种面向无缓冲谐振时钟分布技术的物理设计方法,能够结合现有设计流程,有效实现谐振时钟网络设计。该方法基于SPICE分析并优化与谐振时钟网络相关的设计参数,保证整个物理设计快速收敛于目标频率。通过一块乘法器电路验证了该设计方法,带有寄生参数网表的SPICE结果显示,与采用树型和网格型时钟分布网络的同步电路相比,基于无缓冲谐振时钟网络的同步电路时钟系统功耗降低最高可达64%,总功耗降低16%以上。此外,无缓冲时钟网络的时钟偏斜小于时钟周期的2%。
关键词
时钟 分布网络谐振 时钟 设计方法学 低功耗
Keywords
clock distribution network resonant clock design methodology low power
分类号
TP393
[自动化与计算机技术—计算机应用技术]
题名 一种低功耗的混合谐振时钟分布机制
被引量：1
4
作者
徐毅 陈书明
机构
国防科学技术大学计算机学院
出处
《微电子学与计算机》
CSCD
北大核心
2010年第10期87-90,95,共5页
基金
国家重点基础研究发展规划项目(2009ZX01034-001-001-006) 国家自然科学基金项目(60906014)
文摘
提出了一种低功耗的混合谐振时钟分布机制,通过改进的旋转行波振荡器产生和分布方波形全局时钟信号,采用基于片上变压器的谐振电路产生局部谐振时钟信号.在SMIC0.13μm CMOS工艺下,对目标频率为1.91GHz的混合时钟网络进行了设计和仿真,能够显著降低时钟系统功耗.
关键词
谐振 时钟 时钟 分布网络旋转行波振荡器 片上变压器
Keywords
resonant clock clock distribution network rotary traveling wave oscillater on-chip transformer
分类号
TN402
[电子电信—微电子学与固体电子学]
题名 适用于谐振时钟的CMOS触发器研究
5
作者
叶茂 刘海南 周玉梅
机构
中国科学院微电子研究所专用集成电路与系统实验室
出处
《微电子学》
CAS
CSCD
北大核心
2010年第3期382-386,共5页
基金
国家自然科学基金资助项目(60676015)
文摘
构建的两种适用于谐振时钟的CMOS触发器结构:SAER(Sense Amplifier Energy Re-covery)和SDER(Static Differential Energy Recovery),克服了传统触发器在谐振时钟触发下短路功耗大的问题,适用于对时钟网络实现能量回收与节省的系统。在SMIC 0.13μm工艺下进行功耗和时序参数仿真,对比应用在同样谐振时钟下的传统主从结构触发器MSDFF(Master-Slave DFlip-flop)和高性能触发器HLFF(Hybrid Latch Flip-flop),SAER在测试的频率范围内保证高性能时序参数的同时,实现了三分之一以上的功耗节省。
关键词
低功耗 能量回收技术 谐振 时钟 SAER SDER
Keywords
Low power Energy Recovery Sinusoidal Clock SAER SDER
分类号
TN432
[电子电信—微电子学与固体电子学]
