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多通道高速串行LVDS信号解串器设计 被引量：17
1
作者 张小军 廖风强 +1 位作者 王录涛 王文平 《电子测量技术》 2013年第4期63-67,83,共6页
由于能够获得更优异的数据传输性能,高速串行传输方式正逐步替代并行传输方式成为主流。采用高速串行LVDS信号形式传输能够减少器件I/O管脚数目,提高芯片集成度,得到了越来越多的芯片厂商的支持。同时,现场可编程门阵列(FPGA)功能越来... 由于能够获得更优异的数据传输性能,高速串行传输方式正逐步替代并行传输方式成为主流。采用高速串行LVDS信号形式传输能够减少器件I/O管脚数目,提高芯片集成度,得到了越来越多的芯片厂商的支持。同时,现场可编程门阵列(FPGA)功能越来越强大,受到了广大电子技术开发人员的青睐,其中SelectIO技术为FPGA实现高速数据传输提供了良好的平台。针对ADC输出的8通道12位高速串行LVDS信号,利用SelectIO专用逻辑资源,提出了基于XILINX Virtex-6FPGA的解串器逻辑电路。实验结果表明,所设计的电路能够完成LVDS串行信号至并行信号的转换,实现多通道高速串行LVDS数据在FPGA内的接收。 展开更多
关键词 高速串行总线 LVDS ISERDES 解串
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SerDes器件在遥感相机系统中的应用 被引量：7
2
作者 于双江 王建宇 《航天返回与遥感》 2012年第6期93-98,共6页
基于当前遥感相机谱段数量的不断增加、分辨率的不断提升等方面造成的数据传输问题,分析了目前广泛应用的并行数据传输系统所面临的技术瓶颈,提出采用串行发送/解串(SerDes)方式加以替代的方案,通过对比分析,指出采用该方式传输数据的优... 基于当前遥感相机谱段数量的不断增加、分辨率的不断提升等方面造成的数据传输问题,分析了目前广泛应用的并行数据传输系统所面临的技术瓶颈,提出采用串行发送/解串(SerDes)方式加以替代的方案,通过对比分析,指出采用该方式传输数据的优点,进而阐述文章所采用的串行发送/解串芯片-TLK2711的工作原理、传输协议等,最终通过试验证明了其在遥感相机系统中应用的可行性,为后续遥感相机研制提供参考。 展开更多
关键词 串行发送 解串 编码 传输链路 光学相机 航天遥感
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基于NiosⅡ的PCI Express接口卡的设计 被引量：5
3
作者 彭晴晴 孟令军 +1 位作者 尹维汉 李鹏飞 《计算机测量与控制》 CSCD 北大核心 2012年第2期523-525,共3页
根据NiosⅡ软核处理器的组成原理,提出了一种基于NiosⅡ的PCI-Express(简称PCIE)接口卡的设计方法,研究了系统对LVDS信号的处理和应用PCIE总线接口通信的过程;详细讨论了系统各功能模块的实现原理,并对各模块进行了实际的分析和测试,测... 根据NiosⅡ软核处理器的组成原理,提出了一种基于NiosⅡ的PCI-Express(简称PCIE)接口卡的设计方法,研究了系统对LVDS信号的处理和应用PCIE总线接口通信的过程;详细讨论了系统各功能模块的实现原理,并对各模块进行了实际的分析和测试,测试结果表明该接口卡性能稳定,可以有效地完成数据传输。 展开更多
关键词 LVDS NiosⅡ 解串 高速通信 PCI-EXPRESS
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低压差分信号技术综述 被引量：1
4
作者 王胜男 罗长洲 +1 位作者 蔡东红 李泽超 《现代电子技术》 2014年第15期142-144,共3页
低压差分信号(LVDS)技术是一种小振幅差分信号技术,它降低了供电电压和逻辑电压摆幅,可有效提高数据传输速率,为高速数字系统带来了新的生机。论述了LVDS技术的基本原理,应用领域,总结了当前LVDS技术的应用方法,并对LVDS技术的应用前景... 低压差分信号(LVDS)技术是一种小振幅差分信号技术,它降低了供电电压和逻辑电压摆幅,可有效提高数据传输速率,为高速数字系统带来了新的生机。论述了LVDS技术的基本原理,应用领域,总结了当前LVDS技术的应用方法,并对LVDS技术的应用前景做出相应的概述。 展开更多
关键词 LVDS 串行接口 高速数字系统 解串 串化器
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基于LVDS的高速大容量数据传输系统的设计与实现
5
作者 郭炳 郭振铎 张猛 《电子技术与软件工程》 2016年第15期187-188,共2页
针对数字图像传输遇到的瓶颈问题,本文提出了一种新的解决方法,采用集串、解串、二次集串、二次解串和均衡等技术,利用LVDS信号特性,借助采集板、集串板、解串板、处理板构建一个LVDS高速大容量数据传输系统,设计实现并验证了图像的实... 针对数字图像传输遇到的瓶颈问题,本文提出了一种新的解决方法,采用集串、解串、二次集串、二次解串和均衡等技术,利用LVDS信号特性,借助采集板、集串板、解串板、处理板构建一个LVDS高速大容量数据传输系统,设计实现并验证了图像的实时传输。 展开更多
关键词 集串 解串 均衡 LVDS
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用于MIMO雷达的多通道高速中频数据采集系统
6
作者 贾海龙 《中国西部科技》 2015年第5期75-76,共2页
本文基于某型号雷达数字接收机的设计需求,采用四通道AD转换芯片与高速FPGA实现的一种多通道中频数据采集系统,并通过直接与T/R前端对接,组成小型化的接收单元。系统将模拟信号通过AD转换芯片进行数字化,由核心处理器FPGA进行解串,并进... 本文基于某型号雷达数字接收机的设计需求,采用四通道AD转换芯片与高速FPGA实现的一种多通道中频数据采集系统,并通过直接与T/R前端对接,组成小型化的接收单元。系统将模拟信号通过AD转换芯片进行数字化,由核心处理器FPGA进行解串,并进行下变频和滤波,最后降速抽取输出。系统通过优化算法解决了在高数据率下易出现的采样偏移和错误。经过测试,在80MHz采样率下,系统可对单线数据率达640Mbp的数据进行准确采样和处理,测试结果验证了设计方案的正确性和可行性。 展开更多
关键词 ADC FPGA SELECTIO 解串 下变频
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基于FPGA的超高速CameraLink图像传输 被引量：16
7
作者 隋延林 何斌 +2 位作者 张立国 王文华 陈嘉南 《吉林大学学报（工学版）》 EI CAS CSCD 北大核心 2017年第5期1634-1643,共10页
基于现场可编程门阵列(FPGA)XC6LX100T设计了两套CameraLink接口传输的硬件平台,提出在实验中结合使用片上调试工具Chipscope和同步发生源模块用于精确测量FPGA中的传输误码的方法,详细对比了基于FPGA设计的CameraLink接口与DS90CR287、... 基于现场可编程门阵列(FPGA)XC6LX100T设计了两套CameraLink接口传输的硬件平台,提出在实验中结合使用片上调试工具Chipscope和同步发生源模块用于精确测量FPGA中的传输误码的方法,详细对比了基于FPGA设计的CameraLink接口与DS90CR287、DS90CR288A的传输效果。结果表明:相对现今主流CameraLink接口电路,本文使用低压差分对代替大量并行数据线,最高可支持154 MHz像素时钟,单个CameraLink接口的传输速率可达4.31Gbit/s,突破了串并转换芯片传输速率的瓶颈,FPGA直接输出的CameraLink数据可以驱动6m的CameraLink传输线,图像可长时间正常无误显示,设计的系统可应用于各种基于CameraLink接口的传输系统。 展开更多
关键词 信息处理技术 CAMERALINK 现场可编程门阵列 串行解串 片上调试
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10位BLVDS串化器DS92LV1023和解串器DS92LV1224的原理及应用 被引量：13
8
作者 来卫国 《国外电子元器件》 2002年第8期45-47,共3页
美国国家半导体公司推出的10位总线型低压差分信号芯片组DS92LV1023和DS92LV1224是实现芯片级、背板级高速通信的理想器件。文中介绍了DS92LV1023/1244芯片组的主要特性、工作原理和应用设计。
关键词 DS92LV1023 DS92LV1224 原理 总线低压差分信号 串化器 解串器 芯片组 通信 数据传输 物理层接口标准
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基于LVDS传输电缆均衡器的可靠性分析 被引量：9
9
作者 郭柳柳 甄国涌 刘东海 《电子技术应用》 北大核心 2014年第10期40-42,共3页
针对某地面测试系统在百米距离传输过程中,解串器前级电路电缆均衡器输出信号时有时无、工作不稳定导致解串器时常失锁的现象进行了深入分析。测试中发现传输数据的有效速率影响均衡器的稳定输出,为保证LVDS长距离传输可靠性,提出了相... 针对某地面测试系统在百米距离传输过程中,解串器前级电路电缆均衡器输出信号时有时无、工作不稳定导致解串器时常失锁的现象进行了深入分析。测试中发现传输数据的有效速率影响均衡器的稳定输出,为保证LVDS长距离传输可靠性,提出了相应的解决方法,并对该方法进行了验证。 展开更多
关键词 长距离传输 解串器 均衡器 有效速率 可靠性
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千兆以太网无源光网络(EPON)的物理层研究 被引量：5
10
作者 朱丽丽 何岩 《光通信研究》 北大核心 2002年第5期4-9,共6页
EPON是基于以太网技术的宽带接入系统 ,采用以太网的帧结构 ,在传统以太网的点到点和共享 (多点到多点 )媒体访问机制基础上 ,增加了一种点到多点的媒体访问机制 ,即无源光网络媒体 .因而 EPON在物理媒质参数、编 /解码和串行 /解串、... EPON是基于以太网技术的宽带接入系统 ,采用以太网的帧结构 ,在传统以太网的点到点和共享 (多点到多点 )媒体访问机制基础上 ,增加了一种点到多点的媒体访问机制 ,即无源光网络媒体 .因而 EPON在物理媒质参数、编 /解码和串行 /解串、上行突发通信等方面引出了较为复杂的问题 ,文章在详细阐述千兆以太网物理层结构的基础上 ,深入探讨了上述EPON系统中的物理层问题 ,并给出了相应的解决方法 . 展开更多
关键词 EPON 物理层 千兆以太网 无源光网络 编/解码器 串行/解串器 抖动 上行突发通信
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基于Spartan-6的16路高速串行传输的设计与实现 被引量：7
11
作者 李明 周轶男 李霞 《电子技术（上海）》 2011年第3期83-86,共4页
高速串行传输的设计是FPGA设计的一个重要方面。在串行传输的设计中摒弃了采用FPGA内部逻辑资源实现从而限制了串并转换速度的传统设计方法,SelectIO^(TM)接口技术给FPGA实现高速串行传输提供了良好的舞台,本文详细阐述了1:8 DDR模式下1... 高速串行传输的设计是FPGA设计的一个重要方面。在串行传输的设计中摒弃了采用FPGA内部逻辑资源实现从而限制了串并转换速度的传统设计方法,SelectIO^(TM)接口技术给FPGA实现高速串行传输提供了良好的舞台,本文详细阐述了1:8 DDR模式下16路高速串行传输的实现,并通过了16路高速串行传输达到12.8Gbit/s传输速率的板级试验。 展开更多
关键词 低电压差分信号 串并转换 现场可编程门阵列 串化器/解串器
原文传递
一种低延时的多通道8B/10B编码器设计 被引量：7
12
作者 王俊杰 万书芹 +1 位作者 叶明远 陶建中 《光通信技术》 北大核心 2020年第2期33-36,共4页
针对当前10 Gb/s以上高速SerDes接口中的8B/10B编码需求,在传统的多通道编码器上对其结构进行改进,加入了极性快速产生模块,降低了编码器内部通道的等待时间,提升了并行编码的效率,在提高了数据传输速率的同时,降低了编码输出延时。电... 针对当前10 Gb/s以上高速SerDes接口中的8B/10B编码需求,在传统的多通道编码器上对其结构进行改进,加入了极性快速产生模块,降低了编码器内部通道的等待时间,提升了并行编码的效率,在提高了数据传输速率的同时,降低了编码输出延时。电路的仿真结果表明:编码器在四通道与八通道模式下,数据传输速率分别达到了20.6 Gb/s与38.4 Gb/s,编码输出延时均为1个时钟周期,填补了国内低延时高速8B/10B编码器的空白。 展开更多
关键词 多通道并行 8B/10B 低延时 串行/解串器
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机载高速电子存储器的研究和设计 被引量：5
13
作者 王洪迅 赵天云 +1 位作者 毕笃彦 王鼎 《计算机工程与应用》 CSCD 北大核心 2005年第21期133-135,175,共4页
随着航空电子技术的发展,大容量存储组件成为航空设备中必不可少的部分,固态存储器成为多种存储技术中的首选。本文将NAND闪存应用于航空存储组件的设计,对设计中的若干关键问题进行了探讨,通过采用高速串行通信技术,既可以提高存储组... 随着航空电子技术的发展,大容量存储组件成为航空设备中必不可少的部分,固态存储器成为多种存储技术中的首选。本文将NAND闪存应用于航空存储组件的设计,对设计中的若干关键问题进行了探讨,通过采用高速串行通信技术,既可以提高存储组件的接口速率,又可以简化系统设计。同时在方案讨论的基础上论述了一个高速闪存存储组件的实现。 展开更多
关键词 闪速存储 固态记录 串行解串器 LVDS 并行
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面向高速PAM4有线收发机的自适应和低复杂度最大似然序列检测器
14
作者 许超龙 赖明澈 +5 位作者 吕方旭 王强 齐星云 罗章 李世杰 张庚 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2024年第3期452-463,共12页
高速串行收发机是中央处理器、网卡和交换机等高性能芯片的关键部件.判决反馈均衡器(decision feedback equalization,DFE)是高速串行收发机的主要判决电路.针对传统DFE在高码间干扰(intersymbol interference,ISI)信道下的高误码率制... 高速串行收发机是中央处理器、网卡和交换机等高性能芯片的关键部件.判决反馈均衡器(decision feedback equalization,DFE)是高速串行收发机的主要判决电路.针对传统DFE在高码间干扰(intersymbol interference,ISI)信道下的高误码率制约串行收发机速率提升的问题,提出一种面向4电平调制(4 pulse amplitude modulation,PAM4)串行收发机的自适应、低复杂度的减状态序列检测器(adaptive reduced-state sequence detector,ARSSD).ARSSD基于最大似然序列检测结构降低检测误码率;结合Viterbi算法和分区算法降低运算复杂度;采用基于迫零算法的ISI参数获取方式实现检测器参数的自适应更新.所提结构最终完成了行为仿真、电路设计以及系统验证.基于模拟前端芯片和现场可编程门阵列电路的实验结果表明,与传统DFE相比,当12~64 Gbps PAM4信号经过−8~−18 dB@16 GHz衰减信道时,32×4路并行ARSSD检测误码率降低2个数量级,与行为仿真结果一致. 展开更多
关键词 4电平调制 串化器/解串器 最大似然序列检测 VITERBI算法 迫零算法 现场可编程门阵列
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基于无线激光通信的转子参数遥测方法研究 被引量：6
15
作者 刘冬冬 张天宏 马坚刚 《航空动力学报》 EI CAS CSCD 北大核心 2010年第3期675-680,共6页
为了满足航空发动机转子、直升机旋翼等旋转部件动态参数的高速实时采集需求,提出了一种基于无线激光通信的旋转部件非接触参数遥测方法,并给出了基于该方法的参数遥测系统总体方案.重点研究了光电数据传输通道中发射激光器的信号驱动... 为了满足航空发动机转子、直升机旋翼等旋转部件动态参数的高速实时采集需求,提出了一种基于无线激光通信的旋转部件非接触参数遥测方法,并给出了基于该方法的参数遥测系统总体方案.重点研究了光电数据传输通道中发射激光器的信号驱动、光电探测器的信号放大及串行/解串器等关键电路的设计方法.设计了理论最大传输速率达622 Mb/s的无线激光通信收发模块,并测试了收发模块的实际性能.最后,研制了参数遥测试验样机,该样机在旋转状态下的数据传输率达300 Mb/s,满足航空发动机转子的动态参数遥测要求. 展开更多
关键词 航空发动机 参数遥测系统 光电数据传输通道 数据传输试验 串行/解串器(SER/DES)
原文传递
高速PCB设计中GHz串行信号的完整性分析与仿真 被引量：3
16
作者 吕平 杜晓宁 兰巨龙 《信息工程大学学报》 2006年第4期364-367,共4页
文章针对信号频率超过GHz的高速串行信号带来的新的信号完整性问题,如:趋肤效应、介质损耗、码间串扰等进行了详细的分析;研究了这些信号完整性问题对于SI仿真的影响;给出解决GHz信号完整性问题的方案,并验证了方案的有效性。
关键词 串行器/解串器 信号完整性 损耗 预加重 眼图
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360 全景影像问题分析及设计改进
17
作者 黄炜 骆于霜 +2 位作者 韦宇 赵端金 叶小燕 《汽车周刊》 2023年第3期82-84,共3页
本文通过对 360 全景系统架构进行简单的阐述,结合用车过程中出现 360 全景影像黑屏、卡滞的问题,排查并确认问题发生根本原因,根据 360 全视控制器系统的工作原理,提出优化改进的方案。
关键词 黑屏 卡滞 压串芯片、解串芯片
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一种电子流媒体后视镜方案关键技术及实现 被引量：4
18
作者 孙德生 《汽车实用技术》 2020年第18期72-74,83,共4页
文章结合在电子流媒体后视镜开发实践上的经验,分析了物理后视镜的各种弊端,同时也指出了后装流媒体后视镜存在的图像变形严重、失真度高、图像画面延时过大存在安全隐患的问题,详细介绍了前装流媒体后视镜支持宽动态、高帧率、高分辨... 文章结合在电子流媒体后视镜开发实践上的经验,分析了物理后视镜的各种弊端,同时也指出了后装流媒体后视镜存在的图像变形严重、失真度高、图像画面延时过大存在安全隐患的问题,详细介绍了前装流媒体后视镜支持宽动态、高帧率、高分辨率的摄像头设计和具备电子防眩目功能的内后视镜主控板硬件系统设计,详细论述了流媒体后视镜系统开机及后视摄像头图像实时性、电子防眩目功能控制、智能调节后视视频图像显示区域范围、失效模式控制等关键技术,总结了整个前装流媒体后视镜的实际设计思路。 展开更多
关键词 前装 流媒体后视镜 电子防眩目 串行解串器 FPD-LinkⅢ 失效模式及后果分析
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基于STM-4的SDH背板总线的研究与设计 被引量：4
19
作者 吴振峰 邓颖辉 +1 位作者 袁云飞 赵方 《光通信技术》 CSCD 北大核心 2008年第6期54-56,共3页
研究了STM-4的SDH光传输设备的背板总线内容,针对SDH背板总线最核心的业务总线,提供了LVD SSerDes和CML SerDes这两种设计方案,并给出了初步设计参考图。
关键词 背板总线 低压差分信号 电流模式逻辑 串行解串器
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基于通用异步收发器的高速SerDes测试
20
作者 柏娜 朱非凡 +2 位作者 许耀华 王翊 陈冬 《电子与封装》 2023年第10期14-20,共7页
提出了一种基于通用异步收发器(UART)的高速串行解串器(SerDes)的调试方法。由于SerDes在封装过程中管脚数量有限,难以把物理层(PHY)的测试点全部引出作为测试芯片的管脚。为了解决此问题,引入了UART模块作为PHY与外界通信的转换模块。... 提出了一种基于通用异步收发器(UART)的高速串行解串器(SerDes)的调试方法。由于SerDes在封装过程中管脚数量有限,难以把物理层(PHY)的测试点全部引出作为测试芯片的管脚。为了解决此问题,引入了UART模块作为PHY与外界通信的转换模块。针对待测的SerDes IP制定测试方案,此方案将UART等模块与待测IP级联,并通过UART模块将SerDes调试所需的配置参数传输到PHY的控制寄存器,从而在控制寄存器的控制下完成对PHY内部寄存器的读写操作。在1.25 Gbit/s、20 bit的工作模式下,完成对SerDes误码率的测试,实现了对SerDes芯片参数的动态调试,大大减少了测试复杂度和测试时间。 展开更多
关键词 串行解串器 通用异步收发器 环回功能 误码率 内建自测试
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