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带Cache和精确中断响应的CPU设计 被引量：5
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作者 刘秋菊 李飞 刘书伦 《实验室研究与探索》 CAS 北大核心 2012年第3期68-74,95,共8页
提出了带Cache和精确中断响应的CPU设计方案,实现指令集MIPS中选取15条指令作为本CPU的基本指令。采用基本5步流水线CPU设计,给出了指令Cache、数据Cache和精确中断响应的设计与实现。测试结果表明,该方案符合设计要求。
关键词 5步流水线 指令CACHE 精确中断响应 CPU设计
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