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基于FPGA的人工神经网络系统的实现方法 被引量：5
1
作者 薛维琴 李莉华 戴明 《电子设计工程》 2010年第9期151-154,共4页
为了改变人工神经网络的研究仅仅局限于算法,只是在通用的串行或并行计算机上模拟实现的现状,针对函数逼近问题,将BP神经网络的结构分为3个模块,采用VHDL语言完成对各个模块的硬件描述,并使用Altera公司的QuartusII 6.1综合软件进仿真... 为了改变人工神经网络的研究仅仅局限于算法,只是在通用的串行或并行计算机上模拟实现的现状,针对函数逼近问题,将BP神经网络的结构分为3个模块,采用VHDL语言完成对各个模块的硬件描述,并使用Altera公司的QuartusII 6.1综合软件进仿真和调试,然后在CycloneII系列FPGA上实现了能够进行片上学习并完成函数逼近的BP神经网络系统。测试结果证明,该系统能够很好地完成在线学习,并能满足一般系统应用的速度和精度的要求,验证了该方法的有效性。 展开更多
关键词 神经网络 硬件实现 FPGA 片上学习 函数逼近
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基于Ag/CeO_(2)/ITO忆阻器的片上学习神经网络
2
作者 胡俊达 刘昊 +3 位作者 徐辛 黄佳俊 杨峰 张勇 《功能材料与器件学报》 CAS 2024年第2期104-112,共9页
现有的忆阻神经网络存在学习速率慢、精度较低、电路复杂等问题,为了实现标准、高效的片上学习,设计了基于Ag/CeO_(2)/ITO忆阻器的片上学习神经网络。由一个晶体管和两个Ag/CeO_(2)/ITO忆阻器作为突触神经元,该突触结构具有更大的权值范... 现有的忆阻神经网络存在学习速率慢、精度较低、电路复杂等问题,为了实现标准、高效的片上学习,设计了基于Ag/CeO_(2)/ITO忆阻器的片上学习神经网络。由一个晶体管和两个Ag/CeO_(2)/ITO忆阻器作为突触神经元,该突触结构具有更大的权值范围,Ag/CeO_(2)/ITO忆阻器的阈值特性简化了非破坏性读取的步骤和电路结构,神经网络通过四种电路单元实现无数模转换和无外部处理器的片上学习,每层神经网络可以在两个时钟周期内并行更新权值,该方法避免了由数据传输所造成的延迟、功耗和误差。最后,仿真验证设计的忆阻神经网络并应用于字符图像和鸢尾花识别,识别准确率均能达到95%以上,且忆阻器件的差异性对准确率的影响不大,证明其具有有效性和鲁棒性。 展开更多
关键词 忆阻器 片上学习 神经网络 阈值 识别
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基于BP算法的片上学习CNN硬件加速器 被引量：2
3
作者 王飞 张多利 +2 位作者 汪杨 王泽中 宋宇鲲 《合肥工业大学学报（自然科学版）》 CAS 北大核心 2021年第8期1059-1064,共6页
为了适应便携式应用场合卷积神经网络(convolutional neural network,CNN)硬件加速器片上学习功能的需要,文章设计了一种多核并行运算的CNN硬件加速器,利用运算器内嵌缓存结构与运算过程分割和数据复用,减少运算器和存储器之间的数据交... 为了适应便携式应用场合卷积神经网络(convolutional neural network,CNN)硬件加速器片上学习功能的需要,文章设计了一种多核并行运算的CNN硬件加速器,利用运算器内嵌缓存结构与运算过程分割和数据复用,减少运算器和存储器之间的数据交互,提高CNN运算的并行度,提升训练和推理过程的效率。该架构包含1组二维运算阵列和激活函数运算模块,以及相应的数据分配器和指令存储器;以1个16单元的CNN加速器设计为例,验证了所设计CNN加速器架构运行多种CNN模型时的性能和运算准确性。实验结果表明,文中提出的加速器架构与Intel9400F CPU相比,最大误差为8.0437×10^(-6),识别精度下降0.63%,运行速度提高7.67倍。 展开更多
关键词 卷积神经网络(CNN)加速器 片上学习 现场可编程门阵列(FPGA) TOEPLITZ矩阵
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物端神经形态类脑芯片设计综述 被引量：1
4
作者 钟正青 王腾霄 +3 位作者 刘力源 吴南健 田敏 石匆 《微纳电子与智能制造》 2022年第3期19-30,共12页
本文简述目前物端神经形态类脑芯片设计的研究现状,首先回顾了目前已发表的神经形态类脑芯片,总结了其特点和局限性,然后简要介绍了脉冲神经网络的基础知识,包括脉冲神经网络的经典神经元模型、网络拓扑结构以及仿生学习算法。接下来重... 本文简述目前物端神经形态类脑芯片设计的研究现状,首先回顾了目前已发表的神经形态类脑芯片,总结了其特点和局限性,然后简要介绍了脉冲神经网络的基础知识,包括脉冲神经网络的经典神经元模型、网络拓扑结构以及仿生学习算法。接下来重点介绍了目前最新发表的片上实时强化学习物端类脑芯片、片上三重类脑学习物端类脑芯片、视觉压缩感知识别物端类脑芯片以及片上多层脉冲神经网络(spiking neural network,SNN)学习物端类脑芯片4款物端神经形态类脑芯片的算法优化方案、芯片架构和电路设计、以及现场可编程门阵列(field programmable gate array,FPGA)原型或实际制造芯片测试结果。所介绍的神经形态类脑芯片均具备片上实时学习功能,且在各类基准数据集上都实现了较高的识别准确率。同时,提出的芯片架构均为较低成本,能达到相对较高的处理速度,同时还具有较为灵活的可扩展性和可配置性,能够适用于不同的物端智能应用场景,为目前研究领域面临的挑战提供了可行的解决方案。最后指出了目前物端神经形态类脑芯片设计领域发展中的核心瓶颈,并介绍了初步的解决方案。未来将围绕这些方向开展研究,设计新一代高性能物端神经形态类脑芯片。 展开更多
关键词 类脑芯片 脉冲神经网络 神经形态芯片 片上学习 类脑计算
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面向边缘的脉冲神经网络片上学习算法
5
作者 雷馥铭 杨旭 +2 位作者 刘剑 吴南健 刘力源 《微纳电子与智能制造》 2023年第1期27-35,共9页
脉冲神经网络受大脑启发,通过模拟神经元的离散脉冲方式表达、传递并处理信息。全脉冲化的计算与数据流使神经形态硬件具有高能效的特点,因此更适用于供电受限的边缘设备。现有边缘神经网络处理器主要依赖于离线训练,即在片外或云端训练... 脉冲神经网络受大脑启发,通过模拟神经元的离散脉冲方式表达、传递并处理信息。全脉冲化的计算与数据流使神经形态硬件具有高能效的特点,因此更适用于供电受限的边缘设备。现有边缘神经网络处理器主要依赖于离线训练,即在片外或云端训练,导致了高延迟、高带宽和隐私泄漏的问题。特别地,离线训练难以实时学习并适应端侧变化的场景。相比之下,片上学习可以使边缘设备在本地完成实时学习和推理任务。然而,典型的脉冲神经网络学习算法需要复杂的计算和大量的存储,与边缘设备受限的算力、存储和功耗产生了矛盾。为了在边缘设备上实现脉冲神经网络片上学习,目前已有大量研究聚焦于如何改进或设计出适用于边缘的脉冲神经网络片上学习算法。本文围绕边缘型脉冲神经网络片上学习方法,从无监督和监督学习两个类别进行展开,详细介绍了生物启发的片上学习算法,如STDP和SDSP,以及基于梯度下降的片上学习算法,如Improved STBP等,并对脉冲神经网络片上学习处理器进行了简要介绍。最后总结了脉冲神经网络片上学习存在的问题和挑战。 展开更多
关键词 脉冲神经网络 边缘计算 片上学习 类脑计算
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一种学习速率自适应的可编程片上学习BP神经网络电路系统的设计 被引量：2
6
作者 卢纯 石秉学 陈卢 《电子学报》 EI CAS CSCD 北大核心 2001年第5期701-703,共3页
设计了一种学习速率自适应的可编程片上学习BP神经网络电路系统 .整个系统由前向网络、误差反传网络两部分组成 .提出了一种新型的可编程S型函数及其导数的发生器电路 .它不仅产生S型函数 ,完成非线性I -V转换 ;还利用前向差分法 ,产生... 设计了一种学习速率自适应的可编程片上学习BP神经网络电路系统 .整个系统由前向网络、误差反传网络两部分组成 .提出了一种新型的可编程S型函数及其导数的发生器电路 .它不仅产生S型函数 ,完成非线性I -V转换 ;还利用前向差分法 ,产生S型函数的导数 .这两种函数不仅与理想函数的拟合程度很好 ,而且易实现对阈值和增益因子的编程 .为提高BP神经网络片上学习的收敛速度 ,还提出了学习速率自适应电路 .本文采用标准 1 2 μmCMOS工艺的模型参数 ,对整个系统进行了sin(x)函数拟合等模拟实验 ,验证了该片上学习BP神经网络的优越性能 . 展开更多
关键词 神经网络 CMOS模拟集成电路 学习速率自适应 可编程片上学习
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