IP(intellectual property)核复用的设计思想使得SoC(system-on-a-chip)成为当今集成电路设计的主流,但对其进行测试变得异常困难,这就是需要为SoC设计测试结构的主要原因。传统的测试结构功能是:根据自动测试设备(automatic test equip...IP(intellectual property)核复用的设计思想使得SoC(system-on-a-chip)成为当今集成电路设计的主流,但对其进行测试变得异常困难,这就是需要为SoC设计测试结构的主要原因。传统的测试结构功能是:根据自动测试设备(automatic test equip-ment,ATE)提供的某一频率,将测试数据通过测试结构依次施加到SoC内部的IP核,并获取测试响应传输到ATE中,以分析其功能正常与否。但是这种测试结构存在很多缺点,其中最主要的是未考虑测试设备提供的测试访问机制(test access mecha-nism,TAM)的宽度与SoC内各IP核的最佳测试带宽是否一致。对这一系列问题进行研究,提出一种基于带宽匹配思想的SoC测试结构设计方法,该方法主要通过一个带宽匹配转换模块,实现测试数据的宽度调整和施加频率的调整,在牺牲了芯片部分额外面积的前提下,很好地实现了测试带宽和测试频率的匹配,缩短了SoC的测试时间。最后将这种方法应用在ITC’02标准测试集上,实验结果验证了该方法的有效性。展开更多
边界扫描技术的提出给集成电路的测试带来极大方便,但集成电路随着半导体技术的发展变得越来越复杂,导致测试功耗迅速提高,对芯片造成一定甚至不可挽回的影响。为降低测试功耗,本文深入研究边界扫描原理,通过理论分析及计算,提出了串并...边界扫描技术的提出给集成电路的测试带来极大方便,但集成电路随着半导体技术的发展变得越来越复杂,导致测试功耗迅速提高,对芯片造成一定甚至不可挽回的影响。为降低测试功耗,本文深入研究边界扫描原理,通过理论分析及计算,提出了串并转换(serial-parallel conversion,S-P)测试结构,在保证故障覆盖率的前提下有效的减少了位通过率RBP(rate of bite propagation),与传统结构相比该测试结构可使位通过率降低90%以上,从而有效的降低了测试功耗中的动态功耗。关键词:边界扫描;测试结构;位通过率;低功耗;展开更多
在SOC测试中,如何对Wrapper和TAM进行组合优化是减少系统芯片(SOC)的测试时间的重点。本文运用BFD(Best Fit Decrea-sing)算法来优化Wrapper,并重点论述了基于DNA计算和遗传算法的DNA-GA算法在在SOC测试结构优化中的应用。DNA-GA算法采...在SOC测试中,如何对Wrapper和TAM进行组合优化是减少系统芯片(SOC)的测试时间的重点。本文运用BFD(Best Fit Decrea-sing)算法来优化Wrapper,并重点论述了基于DNA计算和遗传算法的DNA-GA算法在在SOC测试结构优化中的应用。DNA-GA算法采用DNA双螺旋结构和碱基互补配对原则进行编码,并引入基因级的遗传操作来得到问题的解。针对国际标准系统芯片(SOC)验证表明,与其他算法相比,该算法能够较好地减少SOC的测试时间。展开更多
文摘边界扫描技术的提出给集成电路的测试带来极大方便,但集成电路随着半导体技术的发展变得越来越复杂,导致测试功耗迅速提高,对芯片造成一定甚至不可挽回的影响。为降低测试功耗,本文深入研究边界扫描原理,通过理论分析及计算,提出了串并转换(serial-parallel conversion,S-P)测试结构,在保证故障覆盖率的前提下有效的减少了位通过率RBP(rate of bite propagation),与传统结构相比该测试结构可使位通过率降低90%以上,从而有效的降低了测试功耗中的动态功耗。关键词:边界扫描;测试结构;位通过率;低功耗;
文摘在SOC测试中,如何对Wrapper和TAM进行组合优化是减少系统芯片(SOC)的测试时间的重点。本文运用BFD(Best Fit Decrea-sing)算法来优化Wrapper,并重点论述了基于DNA计算和遗传算法的DNA-GA算法在在SOC测试结构优化中的应用。DNA-GA算法采用DNA双螺旋结构和碱基互补配对原则进行编码,并引入基因级的遗传操作来得到问题的解。针对国际标准系统芯片(SOC)验证表明,与其他算法相比,该算法能够较好地减少SOC的测试时间。
