期刊导航
期刊开放获取
cqvip
退出
期刊文献
+
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
检索
高级检索
期刊导航
共找到
1
篇文章
<
1
>
每页显示
20
50
100
已选择
0
条
导出题录
引用分析
参考文献
引证文献
统计分析
检索结果
已选文献
显示方式：
文摘
详细
列表
相关度排序
被引量排序
时效性排序
一种高性能32位浮点乘法器的ASIC设计
被引量：
1
1
作者
赵忠武
陈禾
韩月秋
《系统工程与电子技术》
EI
CSCD
北大核心
2004年第4期531-534,共4页
介绍了一种32位浮点乘法器的ASIC设计。通过采用改进Booth编码的树状4:2列压缩结构,提高了乘法器的速度,降低了系统的功耗,且结构更规则,易于VLSI实现。整个设计采用VerilogHDL语言结构级描述,用TSMC0.25标准单元库进行逻辑综合。采用...
介绍了一种32位浮点乘法器的ASIC设计。通过采用改进Booth编码的树状4:2列压缩结构,提高了乘法器的速度,降低了系统的功耗,且结构更规则,易于VLSI实现。整个设计采用VerilogHDL语言结构级描述,用TSMC0.25标准单元库进行逻辑综合。采用三级流水技术,完成一次32位浮点乘法的时间为28.98ns,系统的时钟频率可达103.52MHz。
展开更多
关键词
浮点乘法器
BOOTH编码
树状
列
压缩
下载PDF
职称材料
题名
一种高性能32位浮点乘法器的ASIC设计
被引量：
1
1
作者
赵忠武
陈禾
韩月秋
机构
北京理工大学电子工程系
出处
《系统工程与电子技术》
EI
CSCD
北大核心
2004年第4期531-534,共4页
文摘
介绍了一种32位浮点乘法器的ASIC设计。通过采用改进Booth编码的树状4:2列压缩结构,提高了乘法器的速度,降低了系统的功耗,且结构更规则,易于VLSI实现。整个设计采用VerilogHDL语言结构级描述,用TSMC0.25标准单元库进行逻辑综合。采用三级流水技术,完成一次32位浮点乘法的时间为28.98ns,系统的时钟频率可达103.52MHz。
关键词
浮点乘法器
BOOTH编码
树状
列
压缩
Keywords
Floating-point multiplier
Booth encoding
column compression tree
分类号
TN492 [电子电信—微电子学与固体电子学]
下载PDF
职称材料
题名
作者
出处
发文年
被引量
操作
1
一种高性能32位浮点乘法器的ASIC设计
赵忠武
陈禾
韩月秋
《系统工程与电子技术》
EI
CSCD
北大核心
2004
1
下载PDF
职称材料
已选择
0
条
导出题录
引用分析
参考文献
引证文献
统计分析
检索结果
已选文献
上一页
1
下一页
到第
页
确定
用户登录
登录
IP登录
使用帮助
返回顶部
