描述了一种改进计时的基于65 nm CMOS工艺的6 bit流水线模数转换器(ADC)实例。采用4个通道均由一个标有刻度的全动态流水线式二分查找(PLBS)架构,并在折叠前端采用基于25%工作周期的计时同步方案,可将ADC转换率提高至3Gsample/s,其功率...描述了一种改进计时的基于65 nm CMOS工艺的6 bit流水线模数转换器(ADC)实例。采用4个通道均由一个标有刻度的全动态流水线式二分查找(PLBS)架构,并在折叠前端采用基于25%工作周期的计时同步方案,可将ADC转换率提高至3Gsample/s,其功率损耗为4.1 m W。ADC实测结果,在低输入频率条件下测得的无杂散动态范围(SFDR)和信噪失真比(SNDR)分别为44.1 d B和31.2 d B。与类似高速ADC相比,该设计将PLBS架构的速度提高了60%,同时也提高了ADC的功率效率。模数转换器原型核心电路面积为250μm×120μm。展开更多
现代雷达、通信系统、卫星等各项技术的发展,对数据采集系统的速度和精度都提出了越来越高的要求。受现有器件制造技术的影响,传统结构的ADC(Analog to Digital Converter)在突破高速高精度上受到了限制,而时间交替并行采样(Time-interl...现代雷达、通信系统、卫星等各项技术的发展,对数据采集系统的速度和精度都提出了越来越高的要求。受现有器件制造技术的影响,传统结构的ADC(Analog to Digital Converter)在突破高速高精度上受到了限制,而时间交替并行采样(Time-interleaved parallel sampling,TIPS)技术为此提供了一条可行思路。对时间交替并行采样理论进行了研究,并基于此进行了一种超高速数据采集系统的硬件设计,保证数据处理部分能够得到可处理的两路5GSps、10bit信号。展开更多
文摘描述了一种改进计时的基于65 nm CMOS工艺的6 bit流水线模数转换器(ADC)实例。采用4个通道均由一个标有刻度的全动态流水线式二分查找(PLBS)架构,并在折叠前端采用基于25%工作周期的计时同步方案,可将ADC转换率提高至3Gsample/s,其功率损耗为4.1 m W。ADC实测结果,在低输入频率条件下测得的无杂散动态范围(SFDR)和信噪失真比(SNDR)分别为44.1 d B和31.2 d B。与类似高速ADC相比,该设计将PLBS架构的速度提高了60%,同时也提高了ADC的功率效率。模数转换器原型核心电路面积为250μm×120μm。
文摘现代雷达、通信系统、卫星等各项技术的发展,对数据采集系统的速度和精度都提出了越来越高的要求。受现有器件制造技术的影响,传统结构的ADC(Analog to Digital Converter)在突破高速高精度上受到了限制,而时间交替并行采样(Time-interleaved parallel sampling,TIPS)技术为此提供了一条可行思路。对时间交替并行采样理论进行了研究,并基于此进行了一种超高速数据采集系统的硬件设计,保证数据处理部分能够得到可处理的两路5GSps、10bit信号。
